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Verilog HDL与C语言的区别与联系详解
[导读]数字电路设计工程师一般都学习过编程语言、数字逻辑基础、各种EDA软件工具的使用。就编程语言而言，国内外大多数学校都以C语言为标准，只有少部分学校使用Pascal
和Fortran。算法的描述和验证常用C语言来做。例如要
数字电路设计工程师一般都学习过编程语言、数字逻辑基础、各种的使用。就编程语言而言，国内外大多数学校都以C语言为标准，只有少部分学校使用Pascal
和Fortran。
算法的描述和验证常用C语言来做。例如要设计Reed-Solomen编码/解码器，可以分为下面几个步骤。
先深入了解Reed-Solomen编码/解码的算法。
编写C语言的程序来验证算法的正确性。
运行描述编码器的C语言程序，把在数据文件中的多组待编码的数据转换为相应的编码后数据，并存入文件。
编写一个加干扰用的C语言程序，用于模拟信道。它能产生随机误码位(并把误码位个数控制在纠错能力范围内)，将其加入编码后的数据文件中。运行该加干扰程序，产生带误码位的编码后的数据文件。
编写一个解码器的C语言程序，运行该程序把带误码位的编码文件解码为另一个数据文件。
比较原始数据文件和生成的文件，便可知道编码和解码的程序是否正确(能否自动纠正纠错能力范围内的错码位)，用这种方法我们就可以来验证算法的正确性。但这样的数据处理其运行速度只与程序的大小和计算机的运行速度有关，也不能独立于计算机而存在。
如果要设计一个专门的电路来进行这种对速度有要求的实时数据处理，除了以上介绍的C程序外，还需编写硬件描述语言(如Verilog HDL或
VHDL)的程序。然后进行仿真以便从电路结构上保证算法能在规定的时间内完成，并能与前端和后端的设备或器件正确无误地交换数据。
用硬件描述语言(HDL)的程序设计硬件的好处在于易于理解、易于维护，调试电路速度快，有许多的易于掌握的仿真、综合和布局布线工具，还可以用C语言配合HDL来做逻辑设计的前后仿真，验证功能是否正确。
在算法硬件电路的研制过程中，计算电路的结构和芯片的工艺对运行速度有很大的影响。所以在电路结构确定之前，必须经过多次仿真。
C语言的功能仿真。
C语言的并行结构仿真。
Verilog HDL的行为仿真。
Verilog HDL RTL级仿真。
综合后门级结构仿真。
布局布线后仿真。
电路实现验证。
下面介绍用C语言配合Verilog HDL来设计算法的硬件电路块时考虑的三个主要问题：
1.为什么选择C语言与Verilog 配合使用
首先，C语言很灵活，查错功能强，还可以通过PLI(编程语言接口)编写自己的系统任务直接与硬件仿真器(如Verilog-XL)结合使用。C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog
HDL更完整。此外，C语言可应用于许多领域，有可靠的编译环境，语法完备，缺陷较少。
比较起来，Verilog
语言只是针对硬件描述的，在别处使用(如用于算法表达等)并不方便。而且Verilog的仿真、综合、查错工具等大部分软件都是商业软件，与C语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。所以，只有在C语言的配合使用下，Verilog才能更好地发挥作用。
面对上述问题，最好的方法是C语言与Verilog语言相辅相成，互相配合使用。这就是既要利用C语言的完整性，又要结合Verilog对硬件描述的精确性，来更快、更好地设计出符合性能要求的硬件电路系统。
利用C语言完善的查错和编译环境，设计者可以先设计出一个功能正确的设计单元，以此作为设计比较的标准。然后，把C程序一段一段地改写成用并型结构(类似于Verilog)描述的C程序，此时还是在C的环境里，使用的依然是C语言。
如果运行结果都正确，就将C语言关键字用Verilog相应的关键字替换，进入Verilog的环境。将测试输入同时加到C与Verilog两个单元，将其输出做比较。这样很容易发现问题的所在，更正后再做测试，直至正确无误。
2.C语言与Verilog语言互相转换中存在的问题
混合语言设计流程往往会在两种语言的转换中会遇到许多难题，如下所示。
怎样把C程序转换成类似Verilog结构的C程序。
如何增加并行度，以保证用硬件实现时运行速度达到设计要求。
怎样不使用C中较抽象的语法(例如迭代、指针、不确定次数的循环等)。也能来表示算法(因为转换的目的是用可综合的Verilog语句来代替C程序中的语句，而可用于综合的Verilog语法是相当有限的，往往找不到相应的关键字来替换)。
C程序是按行依次执行的，属于顺序结构。而Verilog描述的硬件是可以在同一时间同时运行的，属于并行结构。这两者之间有很大的冲突。另外，Verilog的仿真软件也是顺序执行的，在时间关系上同实际的硬件是有差异的，可能会出现一些无法发现的问题。
C语言的函数调用与Verilog中模块的调用也有区别。C程序调用函数是没有延时特性的，一个函数是惟一确定的，对同一个函数的不同调用是一样的。而Verilog中对模块的不同调用是不同的，即使调用的是同一个模块，必须用不同的名字来指定。
Verilog的语法规则很死，限制很多，能用的判断语句有限，仿真速度较慢，查错功能差，错误信息不完整。仿真软件通常也很昂贵，而且不一定可靠。C语言的花样则很多，转换过程中会遇到一些困难。
C语言没有时间关系，转换后的Verilog程序必须要能做到没有任何外加的人工延时信号，否则将无法使用综合工具把Verilog源代码转化为门级逻辑。
3.如何利用C语言来加快硬件的设计和查错
如表1所示为常用的C语言与Verilog相对应的关键字与控制结构。
表1 &&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& C语言与Verilog相对应的关键字与控制结构表
sub-function
module、function、task
if-then-else
if-then-else
begin、end
monitor、display、strobe
如表2所示为C语言与Verilog相对应的运算符。
表2&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& C语言与Verilog对应运算符表
按位逻辑与
按位逻辑或
按位逻辑异或
按位逻辑同或
相当于if-else
从上面的讲解我们可以总结如下。
向左转？向右转？还是180度向后转？在职场上，很多人做得不顺心了，看不到希望了，就想玩个惊天&大逆转&，来一个华丽&转身&，从此柳暗花明，前途大好。转型可分为三种：转行、转职、转行转职......关键字：
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Verilog HDL数字系统设计及仿真
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ISBN：9上架时间：出版日期：2014 年3月开本：16开页码：448版次：1-1
所属分类：
Verilog HDL 是一种使用广泛的硬件描述语言，目前在国内无论是集成电路还是嵌入式设计的相关专业都会使用到这种硬件描述语言。
市面上介绍Verilog HDL 的教材非常广泛，各有不同的偏重。本书着重从设计角度入手，每章都力求让读者掌握一种设计方法，能够利用本章知识进行完整的设计，从模块的角度逐步完成对Verilog HDL 语法的学习，从而在整体上掌握Verilog HDL 语法。
为了达到这个目的，每章中都会给出使用本章知识完成的实例，按照门级、数据流级、行为级、任务和函数、测试模块、可综合设计和完整实例的顺序向读者介绍Verilog HDL 的语法和使用方式。书中出现的所有代码均经过仿真，力求准确，配书光盘中有书中所有实例源文件和实例操作的视频讲解。
《Verilog HDL数字系统设计及仿真》可作为电子、通信、计算机及集成电路设计相关专业的本科生的教材，同时也适合对Verilog HDL感兴趣的爱好者或专业人士阅读。
《Verilog HDL数字系统设计及仿真》
Verilog HDL入门简介 1
从数字电路讲开来 1
设计一个七进制计数器 2
Verilog HDL建模 4
集成电路设计流程简介 6
编写测试代码并仿真 7
两种硬件描述语言 9
Verilog HDL门级建模 10
门级建模范例 10
门级建模基本语法 12
模块定义 12
端口声明 13
门级调用 15
模块实例化 19
内部连线声明 21
MOS开关 22
用户自定义原语UDP 25
UDP基本规则 25
组合电路UDP 26
　　Verilog HDL是一门使用非常广泛的硬件描述语言，可以使用在电路和系统级的设计上，也可以作为嵌入式开发的编程语言之一。随着集成电路产业在我国的蓬勃发展，HDL语言的教学工作也在很多高校展开，市面上也有很多国内外的优秀教材。
　　作者从事Verilog HDL课程的教学多年，使用过十余本中文或译文的教材，然而在教学课程结束之后，学生反馈回来的信息往往是：难以应用。造成这种情况的原因有很多，一是部分教材过于偏重语法细节，在一个细小的语法上纠结许久，使学生陷入了语法大于一切的迷途；二是在学习中与实际电路脱节，写出的代码只适合仿真，殊不知硬件描述语言最终面向的对象还是硬件，只能仿真的代码用途有限；三是缺少直观的认识，对编写的代码、模块等只有纸面上的了解，不去追究其内部的细节。这样学习过Verilog HDL语言之后，效果和没学之前相比只是多认识了一些语法而已。
　　本书在简单地连接了数字电路和Verilog HDL的相互关系之后，比较简洁地介绍了基本语法，在介绍语法时给出了范例以使语义明了，并且为每章出现的语法匹配了综合的实例，进一步加深读者的认识。而在语法介绍之后，重点内容放在如何编写可综合的设计模块上，使读者最后编写的模块可以在硬件电路上实现。本书按如下结构进行讲解。
　　第1章是Verilog HDL的入门简介，主要回顾了数字电路的设计过程，并介绍使用Verilog HDL进行电路设计的基本流程和简单示例，使读者有一个初步的了解。
　　第2章介绍Verilog HDL门级建模的基本语法，包括基本的逻辑门、MOS门和用户自定义原语UDP的设计和使用方法，尝试设计一个可以执行的模块并补充了必需的语法，在章节的最后给出了四个门级建模的例子，供读者参考。
　　第3章是数据流建模的相关语法，主要是一些操作数的定义和操作符的使用方法，这些操作数和操作符是Verilog HDL的建模基础，在实际的设计中使用频繁，所以在这些语法中给出了很多小例子，在学习时要注意例子间的细小差别。
　　第4章行为级建模也是进行Verilog HDL设计的基本语法，主要介绍了initial和always结构在电路中的使用情况，以及一些语句如if语句、case语句、for语句、while语句和repeat语句的使用方法，讲解了顺序块和并行块的适用情况，并介绍了命名块和块的禁用语法，最后通过几个实例用这些语法进行电路设计。
　　第5章主要是函数和任务的介绍。函数和任务是Verilog HDL中的重要组成部分，它们是一些具有实际功能的代码片段，类似于子程序，可以在Verilog HDL的代码中直接调用，非常灵活、方便。另外，编译指令是仿真中的重要指令，也需要理解其用法。
　　第6章的测试模块编写是从仿真测试的角度，力图用多种方式生成不同的信号，给出了同一种信号的多种表达形式，开阔读者的设计思路，使读者能够按照自己习惯的思路来编写测试信号，而不是局限在某一两种写法上。
　　第7章是可综合模型的设计。从这章开始所有的模块都是可以综合成最终电路的，因为Verilog HDL语言就是要编写可以生成实际电路的模块代码。可综合模型设计中需要注意许多问题，如阻塞和非阻塞赋值、多驱动问题、敏感列表问题等，还有一些语法根本不可以综合，本章中也一一列出。最后介绍了流水线的基本思想，并给出了一个雏形。
　　第8章有限状态机的设计是时序电路设计的核心，越是大型的时序电路就越显得状态机非常重要。本章不仅介绍了moore型和mealy型状态机的区别，给出了一段式、两段式和三段式的写法，更从硬件电路的角度对状态机不同写法得到的电路信号变化做出解释，使读者进一步明白所写模块变成电路后的工作状况。
　　第9章给出了一些常见功能电路的HDL模型，一方面让读者对这些功能电路有一定的了解，另一方面也是希望读者能在这些例子中进一步学习Verilog HDL编写模块的设计方法。
　　第10章是三个综合的实例，从设计的提出开始到最后的时序仿真结束，完成前端设计的基本流程，让读者有一个整体的流程认知。
　　第11章的实验部分采用了比较新颖的方式，每个实验都有一个主题，在完成这个主题的过程中需要读者编写一些代码，同时也给出了参考代码。读者一方面可以通过这些实验来完成一些实例的设计，另一方面在设计中也可以进一步掌握实验中涉及的语法。
　　第12章的课程设计是一些规模中等的设计模块，每个题目都给出了设计要求、实现代码和仿真结果，部分题目还给出了引脚配置，每个题目的最后都提出了一些问题，还给出了功能扩展建议，当学生觉得题目简单想要加大难度时可以使用这些扩展功能。
　　附录A中给出了测试题，可以检查读者的掌握情况。附录B中给出了习题及测试题的答案。
　　在学习Verilog HDL的过程中，一定要注意多编写代码，多进行仿真，这可以帮助读者更好地掌握语法和设计思想。另外，如果有条件的话，建议使用一些FPGA或CPLD的开发板，把设计的模块用开发板实现，这对读者的学习是非常有益的。
　　本书由于斌编写第1～10章和测试题部分，第11章实验部分和第12章课程设计部分由杨光编写整理。参与本书编写和光盘开发的人员还有谢龙汉、林伟、魏艳光、林木议、王悦阳、林伟洁、林树财、郑晓、吴苗、莫衍、耿煜、尚涛、李翔、朱小远、唐培培、邓奕、张桂东、鲁力、刘文超、刘新东、米秀杰。书中的代码都经过了编译和仿真，力求准确，但错漏之处难以避免，敬请广大读者批评指正。读者可通过电子邮件yubin@或者与我们交流。
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