verilog hdl教程数字钟怎么设置报时音乐

来源：蜘蛛抓取(WebSpider) 时间：2014-12-18 14:03 标签： verilog hdl语法
基于Verilog+HDL设计的多功能数字钟 - 下载频道 - CSDN.NET
&&&&基于Verilog+HDL设计的多功能数字钟
&基于Verilog+HDL设计的多功能数字钟
基于Verilog HDL 语言 实现多功能数字时钟内含有程序
若举报审核通过，可奖励20下载分
被举报人：
jiejumeiyouni
举报的资源分：
请选择类型
资源无法下载
资源无法使用
标题与实际内容不符
含有危害国家安全内容
含有反动色情等内容
含广告内容
版权问题，侵犯个人或公司的版权
*详细原因：
您可能还需要
Q.为什么我点的下载下不了，但积分却被扣了
A. 由于下载人数众多，下载服务器做了并发的限制。若发现下载不了，请稍后再试，多次下载是不会重复扣分的。
Q.我的积分不多了，如何获取积分？
A. 传优质资源可以获取积分，详细见。选择完成有奖的任务，可以获取积分。选择购买VIP会员服务，无需积分下载资源。评价资源返积分：第一次绑定手机，将获50下载积分及100论坛可用分。论坛可用分兑换下载积分。
下载资源意味着您已经同意遵守以下协议
资源的所有权益归上传用户所有
未经权益所有人同意，不得将资源中的内容挪作商业或盈利用途
CSDN下载频道仅提供交流平台，并不能对任何下载资源负责
下载资源中如有侵权或不适当内容，
本站不保证本站提供的资源的准确性，安全性和完整性，同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。
信息化下载排行
你下载资源过于频繁，请输入验证码
如何快速获得积分？
你已经下载过该资源，再次下载不需要扣除积分
基于Verilog+HDL设计的多功能数字钟
所需积分：9
剩余积分：
VIP会员，免积分下载
会员到期时间：日
剩余下载次数：1000数字时钟的所有功能，比如闹钟，整点报时等 SCM 单片机开发 182万源代码下载-
&文件名称:
& & & & &&]
&&所属分类:
&&开发工具: C-C++
&&文件大小: 3 KB
&&上传时间:
&&下载次数: 5
&&提 供 者:
&详细说明：数字时钟的所有功能，比如闹钟，整点报时等-clock
文件列表(点击判断是否您需要的文件，如果是垃圾请在下面评价投诉):
&&显示时钟\数字时钟\RunnableThread.java&&........\........\ThreadTest.html&&........\模拟时钟\Clock.html&&........\........\Clock.java&&........\数字时钟&&........\模拟时钟&&显示时钟
&近期下载过的用户:
&输入关键字，在本站182万海量源码库中尽情搜索：
&[] - 多功能电子钟，实现定时闹钟，数字跑表，设定日期和时间等功能，基于fpga的设计
&[] - 基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219数码管显示芯片、4X4矩阵键盘、TDA2822功放芯片及扬声器等实现了《电子线路设计&#8226 测试&#8226 实验》课程中多功能数字钟实验所要求的所有功能和其它一些扩展功能。包括：
&[] - 24小时制时间显示。可以随时进行时间校对。整点报时。闹钟功能，要求设置起闹时间时，不影响时钟的正常走时。
&[] - 设计并编程实现摆钟程序：钟摆以及秒针随时间走动或左右摆动，每秒钟摆左右摆动一回。当时间到达整点时，时钟能产生整点报时，播放整点报时音乐，并以显示对应时刻的十二生肖图片。
&[] - 基于51单片机的多功能数字钟。时间，年月日，多组闹钟，议程。且外接24C04的EEPROM后可保存设置。蜂鸣器由I/O口接三极管放大后驱动。
&[] - 功能：
（1）数字钟（2）数字跑表（3）调整时间 (4)闹钟设置 （5）日期设置。
设计总体构思：
将日期、时钟、秒表及闹钟功能分开实现。选择日期模式，则只显示年、月、日。选择时钟模式，则只显示时、分、秒。选择秒表模式，则只显示秒、毫秒。选择闹钟模式，显示为时、分、秒，另外加一个
&[] - 多功能数字钟设计
一、设计任务：
（一）主体功能
用HDL设计一个多功能数字钟，包含以下主要功能：
1.计时及校时，时间可以24小时制或12小时制显示
2.日历：显示年月日星期，及设定设定功能
3.跑表：启动/停止/保持显示/清除
4.闹钟：设定闹钟时间，整点提示基于Verilog HDL的闹钟设计_百度文库
两大类热门资源免费畅读
续费一年阅读会员，立省24元！
评价文档：
29页1下载券26页免费13页免费33页免费50页1下载券 34页1下载券48页2下载券31页1下载券22页1下载券13页1下载券
喜欢此文档的还喜欢12页免费29页1下载券20页1下载券17页1下载券10页1下载券
基于Verilog HDL的闹钟设计|基​于​V​e​r​i​l​o​g​ ​H​D​L​的​闹​钟​设​计​ ​ ​毕​业​设​计
把文档贴到Blog、BBS或个人站等：
普通尺寸(450*500pix)
较大尺寸(630*500pix)
你可能喜欢

我要回帖

更多关于 verilog hdl语法 的文章

 

随机推荐