首先要理解的是利用D触发器实现2汾频的思路:
4分频的设计是基于2分频再2分频实现的代码如下:
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13:55 ? 笔者最近由于实验室老师的任務安排重新又看了一下分频器的verilog实现现总结如下,待以后查看之用(重点是查看计数器计到哪个值clk_out进行状态翻转) /moon9999/article/details/ 1.偶分频模块设计 偶分頻意思是时钟模块设计最为简单首先得到分频系数M和计数器值N。 M = 时钟输入频率 /
首先要理解的是利用D触发器实现2汾频的思路:
4分频的设计是基于2分频再2分频实现的代码如下: