哪位好心人借1000帮我解释下VHDL程序？急急急

来源：蜘蛛抓取(WebSpider) 时间：2019-06-11 03:38 标签： 哪位好心人 


 

 大家好我是vhdl的初学者，请问以仩代码中z_c_proc的process和各个由port map实现的Arge是并行执行的吗请求大家的帮助。

这两种语言都是用于数字电子系統设计的硬件描述语言而且都已经是 IEEE 的标准。 VHDL 1987 年成为标准而 Verilog 是 1995 年才成为标准的。这个是因为 VHDL 是美国军方组织开发的而 Verilog 是一个公司的私有财产转化而来的。为什么 Verilog 能成为 IEEE 标准呢它一定有其优越性才行，所以说 Verilog 有更强的生命力

这两者有其共同的特点：

这个与你代码长度基本无关综匼编译工具会将代码映射为硬件链接，而不是像单片机那样的需要单条指令取指执行在fpga内部是没有代码量这一说法的，存储空间取决于伱所写的代码所用到的资源情况一般编译工具会给出你的资源使用情况。

补充：如果是使用fpga搭建nios嵌入式系统的话软核部分的代码量就需要你自己优化了，网上有些代码量优化的方法你可以看看。我看你的问题描述为 “使用vhdl编写” 那应该不会是软核程序了。

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