原标题：为啥芯片那么难搞终於有人讲透芯片是什么了
你知道一个芯片是怎样设计出来的么？你又知道设计出来的芯片是怎么生产出来的么看完这篇文章你就有大概嘚了解。
复杂繁琐的芯片设计流程
芯片制造的过程就如同用乐高盖房子一样先有晶圆作为地基，再层层往上叠的芯片制造流程后就可產出必要的IC 芯片（这些会在后面介绍）。然而没有设计图，拥有再强制造能力都没有用因此，建筑师的角色相当重要但是IC 设计中的建筑师究竟是谁呢？本文接下来要针对IC 设计做介绍
在IC 生产流程中，IC 多由专业IC 设计公司进行规划、设计像是联发科、高通、Intel 等知名大厂，都自行设计各自的IC 芯片提供不同规格、效能的芯片给下游厂商选择。因为IC 是由各厂自行设计所以IC 设计十分仰赖工程师的技术，工程師的素质影响着一间企业的价值然而，工程师们在设计一颗IC 芯片时究竟有那些步骤？设计流程可以简单分成如下
?设计第一步，订萣目标
在IC 设计中最重要的步骤就是规格制定。这个步骤就像是在设计建筑前先决定要几间房间、浴室，有什么建筑法规需要遵守在確定好所有的功能之后在进行设计，这样才不用再花额外的时间进行后续修改IC 设计也需要经过类似的步骤，才能确保设计出来的芯片不會有任何差错
规格制定的第一步便是确定IC 的目的、效能为何，对大方向做设定接着是察看有哪些协定要符合，像无线网卡的芯片就需偠符合IEEE ）
此外电脑是以0 和1 作运算，要如何以电晶体满足这个目的呢做法就是判断电晶体是否有电流流通。当在Gate 端（绿色的方块）做电壓供给电流就会从Drain 端到Source 端，如果没有供给电压电流就不会流动，这样就可以表示1 和0（至于为什么要用0 和1 作判断，有兴趣的话可以去查布林代数我们是使用这个方法作成电脑的）
?尺寸缩小有其物理限制
不过，制程并不能无限制的缩小当我们将电晶体缩小到20 纳米左祐时，就会遇到量子物理中的问题让电晶体有漏电的现象，抵销缩小L 时获得的效益作为改善方式，就是导入FinFET（Tri-Gate）这个概念如右上图。在Intel 以前所做的解释中可以知道藉由导入这个技术，能减少因物理现象所导致的漏电现象
更重要的是，藉由这个方法可以增加Gate 端和下層的接触面积在传统的做法中（左上图），接触面只有一个平面但是采用FinFET（Tri-Gate）这个技术后，接触面将变成立体可以轻易的增加接触媔积，这样就可以在保持一样的接触面积下让Source-Drain 端变得更小对缩小尺寸有相当大的帮助。
最后则是为什么会有人说各大厂进入10 纳米制程將面临相当严峻的挑战，主因是1 颗原子的大小大约为0.1 纳米在10 纳米的情况下，一条线只有不到100 颗原子在制作上相当困难，而且只要有一個原子的缺陷像是在制作过程中有原子掉出或是有杂质，就会产生不知名的现象影响产品的良率。
如果无法想像这个难度可以做个尛实验。在桌上用100 个小珠子排成一个10×10 的正方形并且剪裁一张纸盖在珠子上，接着用小刷子把旁边的的珠子刷掉最后使他形成一个10×5 嘚长方形。这样就可以知道各大厂所面临到的困境以及达成这个目标究竟是多么艰巨。
随着三星以及台积电在近期将完成14 纳米、16 纳米FinFET 的量产两者都想争夺Apple 下一代的iPhone 芯片代工，我们将看到相当精彩的商业竞争同时也将获得更加省电、轻薄的手机，要感谢摩尔定律所带来嘚好处呢
经过漫长的流程，从设计到制造终于获得一颗IC 芯片了。然而一颗芯片相当小且薄如果不在外施加保护，会被轻易的刮伤损壞此外，因为芯片的尺寸微小如果不用一个较大尺寸的外壳，将不易以人工安置在电路板上因此，本文接下来要针对封装加以描述介绍
目前常见的封装有两种，一种是电动玩具内常见的黑色长得像蜈蚣的DIP 封装，另一为购买盒装CPU 时常见的BGA 封装至于其他的封装法，還有早期CPU
首先要介绍的是双排直立式封装（Dual Inline Package；DIP）从下图可以看到采用此封装的IC 芯片在双排接脚下，看起来会像条黑色蜈蚣让人印象深刻，此封装法为最早采用的IC 封装技术具有成本低廉的优势，适合小型且不需接太多线的芯片但是，因为大多采用的是塑料散热效果較差，无法满足现行高速芯片的要求因此，使用此封装的大多是历久不衰的芯片，如下图中的OP741或是对运作速度没那么要求且芯片较尛、接孔较少的IC 芯片。
▲左图的IC 芯片为OP741是常见的电压放大器。右图为它的剖面图这个封装是以金线将芯片接到金属接脚（Leadframe）。（Source
至于浗格阵列（Ball Grid ArrayBGA）封装，和DIP 相比封装体积较小可轻易的放入体积较小的装置中。此外因为接脚位在芯片下方，和DIP 相比可容纳更多的金屬接脚
相当适合需要较多接点的芯片。然而采用这种封装法成本较高且连接的方法较复杂，因此大多用在高单价的产品上
▲左图為采用BGA 封装的芯片。右图为使用覆晶封装的BGA 示意图（Source：左图Wikipedia）
?行动装置兴起，新技术跃上舞台
然而使用以上这些封装法，会耗费掉楿当大的体积像现在的行动装置、穿戴装置等，需要相当多种元件如果各个元件都独立封装，组合起来将耗费非常大的空间因此目湔有两种方法，可满足缩小体积的要求分别为SoC（System On Chip）以及SiP（System
在智慧型手机刚兴起时，在各大财经杂誌上皆可发现SoC 这个名词然而SoC 究竟是什麼东西？简单来说就是将原本不同功能的IC，整合在一颗芯片中藉由这个方法，不单可以缩小体积还可以缩小不同IC 间的距离，提升芯爿的计算速度至于制作方法，便是在IC 设计阶段时将各个不同的IC 放在一起，再透过先前介绍的设计流程制作成一张光罩。
然而SoC 并非呮有优点，要设计一颗SoC 需要相当多的技术配合IC 芯片各自封装时，各有封装外部保护且IC 与IC 间的距离较远，比较不会发生交互干扰的情形但是，当将所有IC 都包装在一起时就是噩梦的开始。IC 设计厂要从原先的单纯设计IC变成了解并整合各个功能的IC，增加工程师的工作量此外，也会遇到很多的状况像是通讯芯片的高频讯号可能会影响其他功能的IC 等情形。
此外SoC 还需要获得其他厂商的IP（intellectual property）授权，才能将别囚设计好的元件放到SoC 中因为制作SoC 需要获得整颗IC 的设计细节，才能做成完整的光罩这同时也增加了SoC 的设计成本。或许会有人质疑何不自巳设计一颗就好了呢因为设计各种IC 需要大量和该IC 相关的知识，只有像Apple 这样多金的企业才有预算能从各知名企业挖角顶尖工程师，以设計一颗全新的IC透过合作授权还是比自行研发划算多了。
?折衷方案SiP 现身
作为替代方案，SiP 跃上整合芯片的舞台和SoC 不同，它是购买各家嘚IC在最后一次封装这些IC，如此便少了IP 授权这一步大幅减少设计成本。此外因为它们是各自独立的IC，彼此的干扰程度大幅下降
▲Apple Watch 采鼡SiP 技术将整个电脑架构封装成一颗芯片，不单满足期望的效能还缩小体积让手錶有更多的空间放电池。（Source：Apple
采用SiP 技术的产品最着名的非Apple Watch 莫属。因为Watch 的内部空间太小它无法采用传统的技术，SoC 的设计成本又太高SiP 成了首要之选。藉由SiP 技术不单可缩小体积，还可拉近各个IC 間的距离成为可行的折衷方案。下图便是Apple Watch 芯片的结构图可以看到相当多的IC 包含在其中。
完成封装后便要进入测试的阶段，在这个阶段便要确认封装完的IC 是否有正常的运作正确无误之后便可出货给组装厂，做成我们所见的电子产品其中主要的半导体封装与测试企业囿安靠、星科金朋、J-devices、Unisem、Nepes、日月光、力成、南茂、颀邦、京元电子、福懋、菱生精密、矽品、长电、优特
至此，半导体产业便完成了整个苼产的任务看一遍不够就收藏起来慢慢看，欢迎留言发表读后感言！
