请教verilog
里面 bufif0 是什么原语？ - HDL语言 -
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帖子454&精华0&积分-7948&EDA元7929 元&威望2 &活跃指数3 &在线时间130 小时&
请教verilog
里面 bufif0 是什么原语？
请教verilog&&里面 bufif0 是什么原语？
后面是个0，不是o。
帖子26&精华0&积分-348&EDA元348 元&威望0 &活跃指数0 &在线时间111 小时&
三态门,内置的基本门
帖子479&精华0&积分-1349&EDA元1291 元&威望29 &活跃指数0 &在线时间76 小时&
原帖由 forgef 于
12:04 发表
请教verilog&&里面 bufif0 是什么原语？
后面是个0，不是o。
多谢了 0代表使能端低电平有效。。
帖子467&精华1&积分-3841&EDA元3756 元&威望40 &活跃指数1 &在线时间93 小时&
Gate Level Primitives&&
对于b u f i f 0，若通过控制输入
为1，则输出为z；否则数据被传输至输出端,实现三态门。SUPPORTED BY XILINX DEVICE
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帖子241&精华0&积分-751&EDA元669 元&威望1 &活跃指数16 &在线时间19 小时&
SUPPORTED BY XILINX DEVICE
什么意思？
帖子467&精华1&积分-3841&EDA元3756 元&威望40 &活跃指数1 &在线时间93 小时&
原帖由 hsim 于
23:26 发表
SUPPORTED BY XILINX DEVICE
什么意思？ xilinx 的FPGA 支持这种原语！
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帖子400&精华0&积分-1047&EDA元137 元&威望5 &活跃指数180 &在线时间89 小时&
请教一下:原语指的是啥?
男人不能婆婆妈妈的
帖子269&精华0&积分-2228&EDA元2210 元&威望4 &活跃指数2 &在线时间2 小时&
原帖由 kawo 于
10:50 发表
请教一下:原语指的是啥?
源语类似于你画原理图时用的标准的电阻、电容、74系列的芯片等，是些基本的功能电路，可以直接拿来用，实现大的、复杂的系统
源语就是用verilog、vhdl或其他的硬件描述语言实现的一些基本的功能电路
你在实现复杂电路的时候可以直接调用这样的源语。不用直接再去重新写这样功能的代码
帖子115&精华0&积分-174&EDA元174 元&威望0 &活跃指数0 &在线时间40 小时&
原帖由 excelboy 于
11:26 发表
源语类似于你画原理图时用的标准的电阻、电容、74系列的芯片等，是些基本的功能电路，可以直接拿来用，实现大的、复杂的系统
源语就是用verilog、vhdl或其他的硬件描述语言实现的一些基本的功能电路
你 ... 能否举个例子吗??
帖子87&精华0&积分-30&EDA元0 元&威望0 &活跃指数6 &在线时间6 小时&
晕了，看来还没入门哈
帖子467&精华1&积分-3841&EDA元3756 元&威望40 &活跃指数1 &在线时间93 小时&
原帖由 szl_ice 于
12:44 发表
&&能否举个例子吗?? 在FPGA设计里每个公司的器件都有自己不同的原语如xilinx 的 DCM&&和 Altera 的 PLL 等等，你可以把原语理解为不可再分的“原子”。
还有就是HDL 描述里共同支持的一些原语，如 and (与门）xor(异或）等，但是要记住有些原语是不被某些公司的器件支持的如rtran rtranif0 rtranif1 tran ranif0 tranif1 就不会被xilinx 的器件支持
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帖子400&精华0&积分-1047&EDA元137 元&威望5 &活跃指数180 &在线时间89 小时&
长知识了,多谢大狭
男人不能婆婆妈妈的
帖子269&精华0&积分-2228&EDA元2210 元&威望4 &活跃指数2 &在线时间2 小时&
The ASIC vendor defines a set of logic functions such as
primitive gates, multiplexers, and registers that can be used by
the design engineers. Each of these building block functions is
referred to as a cell—not to be confused with a basic cell—and
the set of functions supported by the ASIC vendor is known as
the cell library.理解一下源语的意思吧，这段英文对源语的来源做了个简单的说明，希望能对你有帮助
帖子269&精华0&积分-2228&EDA元2210 元&威望4 &活跃指数2 &在线时间2 小时&
The ASIC vendor defines a set of logic functions such as
primitive gates, multiplexers, and registers that can be used by
the design engineers. Each of these building block functions is
referred to as a cell—not to be confused with a basic cell—and
the set of functions supported by the ASIC vendor is known as
the cell library.理解一下源语的意思吧，这段英文对源语的来源做了个简单的说明，希望能对你有帮助
帖子467&精华1&积分-3841&EDA元3756 元&威望40 &活跃指数1 &在线时间93 小时&
The ASIC vendor defines a set of logic functions such as
primitive gates, multiplexers, and registers that can be used by
the design engineers. Each of these building block functions is
referred to as a cell—not to be confused with a basic cell—and
the set of functions supported by the ASIC vendor is known as
the cell library
这个好像是ASIC 设计时使用的库单元 定义吧！
译文如下；
ASIC 的卖主定义了一组逻辑功能（如 原语门，多路复用，寄存器）这些能被设计工程师们使用，这些每一个建造的功能块象一个单元一样使用－不要将这些单元(a set of logic function) 和基本单元（basic cell)混淆－并且这些功能组作为已知的单元库被ASIC卖主支持。
[ 本帖最后由 MatrixYL 于
14:29 编辑 ]
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帖子69&精华0&积分-189&EDA元149 元&威望0 &活跃指数8 &在线时间5 小时&
又学到东西了。。。嘿嘿。。。。
。。。。。。。。。。。。
慢慢来，慢慢学习。。呵呵
帖子796&精华0&积分-2753&EDA元1211 元&威望401 &活跃指数148 &在线时间49 小时&
还有bufif1啊
帖子202&精华0&积分-73&EDA元33 元&威望0 &活跃指数8 &在线时间58 小时&
原来是三态门啊
帖子80&精华0&积分244&EDA元194 元&威望0 &活跃指数10 &在线时间20 小时&
果然高手多啊
讲得真清楚verilog硬件原语课件
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咋么有附件呢？
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LZ没附件啊，上传附件:Q
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原帖由 zgjxncytl 于
10:10 发表
verilog硬件原语课件
不好意思上次网络不好没上传成功。
17:08 上传
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浅析Verilog硬件原语.pdf
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这就是汇编语言!
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逛了这许久，何不进去瞧瞧？Xilinx FPGA数字设计——从门级到行为级双重HDL描述（立体化教程）
前言随着半导体技术的不断发展，数字系统的设计向着系统化和集成化的方向发展，而目前国内电子信息类专业学生所学的传统数字逻辑理论和设计方法远远不能应对这种挑战。为了应对这种挑战，很多学校的电子信息类专业又单独开设了基于HDL语言的数字系统设计课程。这种授课方式不利于知识的衔接，也加重了学生的学习负担；&同时，也不利于梳理数字系统设计的理论知识和设计方法。国内越来越多的电子信息类专业授课教师希望将传统数字逻辑课程和基于HDL语言的数字系统设计课程进行整合，作者根据多年的授课经验和学生实训成果，将传统的数字逻辑课程和基于HDL语言的数字系统设计课程进行融合。本着由浅入深、由易到难的原则，在参考国外已经出版的数字设计教材和作者已经出版的《EDA原理及VHDL实现》、《EDA原理及Verilog&HDL实现》教材的基础上，对数字系统设计所需要的知识点进行重新整合，从最基本的数字半导体器件、布尔逻辑、组合逻辑和时序逻辑电路，到VHDL/Verilog&HDL以及使用HDL实现复杂数字系统的设计，其目的是打通数字设计相关课程的知识通道，使学生能系统、全面、扎实地掌握数字设计相关的理论知识和设计方法，为高等学校电子信息类数字设计相关课程的教学改革和课程整合提供完整的教学资源。本书共11章，内容包括数字逻辑基础、可编程逻辑器件工艺和结构、Xilinx&ISE设计流程、VHDL语言规范、Verilog&HDL语言规范、基本数字逻辑单元HDL描述、基于HDL数字系统实现、数字系统高级设计技术、基于IP核数字系统实现、数模混合系统设计、软核处理器PicoBlaze原理及应用。第1章数字逻辑基础内容主要包括数字逻辑的发展史、开关系统、半导体数字集成电路、基本逻辑门电路分析、逻辑代数理论、逻辑表达式的化简、毛刺产生及消除、数字码制表示和转换、组合逻辑电路、时序逻辑电路、有限自动状态机。第2章可编程逻辑器件工艺和结构内容主要包括可编程逻辑器件发展历史、可编程逻辑器件工艺、可编程逻辑器件结构、Xilinx可编程逻辑器件。第3章Xilinx&ISE设计流程内容主要包括ISE设计套件介绍、创建新的设计工程、ISE开发平台主界面及功能、创建并添加新源文件、添加设计代码、设计综合、设计行为仿真、添加引脚约束文件、设计实现、布局布线后仿真、产生比特流文件、下载比特流文件到FPGA、生成存储器配置文件并烧写存储器。第4章VHDL语言规范内容主要包括VHDL程序结构和配置、VHDL语言描述风格、VHDL语言要素、VHDL设计资源共享、VHDL类型、VHDL声明、VHDL说明、VHDL名字、VHDL表达式、VHDL顺序描述语句、VHDL并发描述语句。第5章Verilog&HDL语言规范内容主要包括Verilog&HDL语言发展、Verilog&HDL程序结构、Verilog&HDL描述方式、Verilog&HDL语言要素、Verilog&HDL数据类型、Verilog&HDL表达式、Verilog&HDL分配、Verilog&HDL门级和开关级描述、Verilog&HDL用户自定义原语、Verilog&HDL行为描述语句、Verilog&HDL任务和函数、Verilog&HDL层次化结构、Verilog&HDL设计配置、Verilog&HDL指定块、Verilog&HDL时序检查、Verilog&HDL&SDF逆向注解、Verilog&HDL系统任务和函数、Verilog&HDL的VCD文件、Verilog&HDL编译器指令、Verilog&HDL编程语言接口。第6章基本数字逻辑单元HDL描述内容主要包括组合逻辑电路的HDL描述、数据运算操作HDL描述、时序逻辑电路HDL描述、存储器HDL描述、有限自动状态及HDL描述。第7章基于HDL数字系统实现内容主要包括设计所用外设的原理、系统设计原理、建立新的设计工程、基于VHDL的系统设计实现、基于Verilog&HDL的系统设计实现。第8章数字系统高级设计内容主要包括HDL高级设计技巧、IP核设计技术、可编程逻辑器件调试。第9章基于IP核数字系统实现内容主要包括建立新的设计工程、添加和配置时钟IP核、添加和配置计数器IP核、生成顶层设计文件、生成时钟资源模块例化模板、生成计数器模块例化模板、创建HDL时钟分频模块、完成顶层设计文件、添加顶层引脚约束文件。第10章数模混合系统设计内容主要包括模数转换器原理、数模转换器原理、基于并行ADC的数字电压表的设计、基于串行ADC的数字电压表的设计、基于DAC的信号发生器的设计。第11章软核处理器PicoBlaze原理及应用内容主要包括片上可编程系统概论、PicoBlaze处理器原理及结构分析、PicoBlaze处理器指令集、PicoBlaze处理器汇编程序。在讲授和学习本书内容时，可以根据教学时数和内容有所侧重，适当调整和删减相关章节的内容。为了让读者更好地掌握相关内容，本书还给出了大量设计示例程序和习题。本书不仅可以作为大学信息类专业讲授数字电子线路、数字逻辑和复杂数字系统设计相关课程的教学用书，也可以作为从事相关课程教学和科研工作者的参考用书。为了方便老师的教学和学生的自学，提供了该教材的教学课件和所用设计实例的完整设计文件，这些设计资源可以在清华大学出版社的网站(http://www．tup．com．cn)下载。在本书的编写过程中引用和参考了许多著名学者和专家的研究成果，同时也参考了Xilinx公司的技术文档和手册，在此向他们表示衷心的感谢。北京联合大学信息学院章学静老师参与编写了书中第4章和第5章的内容。西南科技大学信息工程学院郭海燕老师参与编写了书中第6章和第7章的内容。集宁师范学院物理系聂阳老师参与编写了书中第10章的内容。作者的研究生李宝隆、张艳辉参加部分章节的编写工作，在此一并向他们表示感谢。在本书的出版过程中，得到了Xilinx公司大学合作计划和美国Digilent公司的大力支持和帮助，在本书出版的过程中也得到了清华大学出版社编辑的帮助和指导，在此也表示深深的谢意。由于编者水平有限，编写时间仓促，书中难免有疏漏之处，敬请读者批评指正。作者2014年10月于北京
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