请问流水线有关问题 - 软件水平考试当前位置:& &&&请问流水线有关问题请问流水线有关问题&&网友分享于：&&浏览：11次请教流水线问题如果一条流水线由3个子任务组成，它们分别需要的时间为50ms,60ms,20ms,现在有200个任务需要流水执行，则需要的时间为多少？正确答案为：6070ms
请教这个答案是怎么算出来的。计算过程是什么？多谢了。------解决方案--------------------一条流水线由3个子任务组成，它们分别需要的时间为50ms,60ms,20ms,现在有200个任务需要流水执行，则需要的时间为多少？
如果确定是200个任务和一条流水线,那么我也给一个与你的答案不一样的答案
60 * 200 + 50 + 20 = 12070
如果是100条指令,或者两条流水线,那么就是6070
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12345678910 上一篇：下一篇：文章评论相关解决方案 12345678910 Copyright & &&版权所有ddddddddddddddd
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采保是不仿AC特性的，一般是用FFT进行SFDR分析
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采保的频率特性应该就是运放的频率特性。
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12位流水线ADC的研究与实现,stm32 16位adc,12位adc,8位adc,生产流水线,流水线设备,流水线,自动化流水线,皮带流水线,指令流水线,流水线技术
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流水线ADC的后台数字校准技术研究与设计
目 录摘 要 .................................................................................................................................... 1 Abstract . ..........................
................................................................................................... 2 1 绪论 ................................................................................................................................ 3 2 模数转换器概述 ............................................................................................................ 5 2.1 不同结构 ADC 简介 ............................................................................................... 5 2.2 流水线 ADC 结构 ................................................................................................... 7 2.3 ADC 的性能指标 .................................................................................................... 9 2.3.1 静态指标 ..................................................................................................... 9 3 2.3.2 动态指标 ..................................................................................................... 9 流水线 ADC 误差来源分析 .......................................................................................... 11 3.1 电容失配误差 ...................................................................................................... 11 3.2 运放有限增益误差 .............................................................................................. 12 3.3 比较器失调误差 .................................................................................................. 13 3.4 采保电路误差 ...................................................................................................... 14 3.5 时钟抖动误差 ...................................................................................................... 15 4 3.6 小节 ...................................................................................................................... 17 数字后台校准技术 ...................................................................................................... 18 4.1 数字校准技术概述 ............................................................................................. 18 4.1.1 前台数字校准技术 .................................................................................. 19 4.1.2 伪后台数字校准技术 ............................................................................... 19 4.1.3 后台数字校准技术 .................................................................................. 20 4.2 冗余位校准算法 .................................................................................................. 24 5 4.3 ADSC 调制的伪随机序列注入校准技术 ......................................................... 29 仿真结果分析 .............................................................................................................. 34 5.1 理想 ADC 仿真结果 ............................................................................................. 34 5.2 加入比较器失调的仿真 ...................................................................................... 35 5.3 加入增益误差的仿真 .......................................................................................... 36 5.4 存在比较器失调误差和增益误差的仿真 ......................................................... 38 结论 .................................................................................................................................... 41 致谢 .................................................................................................................................... 42 参考文献 ............................................................................................................................ 43流水线 ADC 的后台数字自校准技术研究与设计流水线 ADC 的后台数字自校准技术研究与设计摘 要：随着 IT 行业的快速发展，现代信号处理系统对模数转换器的精度、速度和功耗等性能提出了更高要求。 但是在现有 CMOS 工艺条件下单靠模拟电路设 计， ADC 的速度和精度几乎已经达到了极限。 为了进一步提高 ADC 的性能以 适应不断提高的市场需求，研究人员不得不寻求新的行之有效的途径。研 究表明，在现有电路设计和工艺水平上对 ADC 进行数字校正和补偿，对提 高 ADC 的性能非常有效。 本文通过对流水线 ADC 的误差来源的深入分析，针对流水线 ADC 的两大主 要误差来源――比较器失调和运放增益误差，研究了冗余位校准和伪随机 序列校准这两种数字后台校准算法。其中冗余位校准算法通过采用冗余位， 可以使比较器的失调电压 放 宽到 ± 0.5 LSB , 即 在 这个范围内的比较器失调 都不会导致错误的输出结果，这大大降低了模拟电路的设计难度。伪随机 序列注入校准算法通过采用伪随机序列注入的方法，在数字电路中估计所 校准级的增益误差，然后根据估计出的实际级间增益在数字电路中校正输 出结果，以消除增益误差对量化结果的影响。此方法不会给模拟电路带来 额外的设计难度，只在一定程度上增加数字电路的复杂度，以很小的代价 大大降低模拟电路设计的难度。 仿真结果表明，采用数字后台校准算法后，流水线 ADC 的有效位数由校准 前的 8.49 提高到了 13.9， SFDR 、 SNR 的 值 分 别由 校准前的 67.2dB 和 53.2dB 提高到了校准后的 112dB 和 85.9dB。关键字：流水线 ADC ，数字后台校准，冗余位校正，伪随机序列注入校正。合肥工业大学?本科毕业设计论文1 / 43流水线 ADC 的后台数字自校准技术研究与设计A Research on Background Digital Calibration Techniques for the Pipeline ADCsAbstract：With the continuous development of the IT industry and the continuousimprovement of the social needs， modern signal processing systems are driving the development of ADC towards higher speed and lower power dissipations. However, under the conditions of the existing CMOS technology，speed and accuracy of the ADC have almost reached limit. In order to further improve the performance of the ADC to meet the increasing market demands, the researchers have to seek new and effective way. Studies have shown that ADC correction and compensation is very effective to improve the performance of ADC. In this paper, two digital background calibration algorithms for pipeline ADC have been proposed. Redundancy correction can correct the comparator offset error, and Pseudo-random sequence can correct the gain error. By Redundancy correction, the comparator offset voltage can be relaxed to ± 0.5 LSB , this can largely reduce the difficulty of analog circuit design. Pseudo-random sequence correction algorithm estimated gain error in digital circuits and using the actual gain to correct digital output. This method does not bring additional design difficulty for analog circuit, and only a little more complexity of digital circuits design. Simulation results show that using the digital background calibration algorithm, the ENOB of the pipelined ADC from 8.49 before calibration to 13.9, SFDR and SNR value from 67.2dB and 53.2dB before calibration to 112dB and 85.9dB.Keywords: pipeline ADC, digital background calibration, redundancy correction,pseudo-random sequence injection correction.合肥工业大学?本科毕业设计论文2 / 43流水线 ADC 的后台数字自校准技术研究与设计1绪论随着科技的进步，计算机技术已经深入到人们生活中的各个角落。今天，大到 航空航天、雷达通信，小到手机电脑、家用电器，几乎所有的电子产品中都存在着 数字处理器单元。一方面它得益于微电子工艺技术的进步，使得数字处理单元在不 断 减 小的 体积 中得以 实 现更 多 更可靠 的 功 能 ，但 另 一 方面它也 得 益 于 模数转换器 (Analog to Digital Converter ，以下简称 ADC）技术的发展与应用。因为这个世 界中的各种物理量，诸如声音、光线、热、压力等等，都在时间上和量上是连续变 化的，也就是我们所说的模拟量。为了实现模拟量到数字量的转变，我们可以先通 过传感器将外界信号转化为电信号，然后通过 ADC 将随外界信号连续变化的电信号 转化为数字量，这样处理后我们便可以利用数字电路强大的处理能力来完成我们所 希望的复杂运算。显而易见，这个过程中起着关键作用的是 ADC。 作为模拟世界与数字世界之间桥梁作用的 ADC，它自身属于模拟系统，易受到外 界环境的干扰，比如电磁干扰、环境温度和湿度的变化、器件自身的老化等，这都 将影响到 ADC 的正常工作。正因为如此，一个高精度、高速度、高可靠性的 ADC，不 仅设计难度相当大，而且价格也是很昂贵的。加之微电子工艺朝着深亚微米方向不 断发展，在带动数字处理电路朝更高处理能力、更小体积、更低功耗方向发展的同 时，也给 ADC 的性能提出了更大的挑战。 对于模拟电路而言，随着 CMOS 工艺的不断进步，挑战大于机遇。首先，随着工 艺尺寸的不断降低， 数字电路的供电电压也在不断降低， 为了和数字电路模块兼容， 这就要求模拟电路必须采用和数字电路一样低的供电电压。然而低供电电压对设计 复杂的模拟电路相当不利， 这就对设计高性能的模拟电路提出了严峻的挑战。 其次， 供电电压的降低，从根本上限制了输入信号的电压范围，这在很大程度上限制了所 设计模拟电路的应用范围。再次，工艺尺寸的降低，进一步增加了 MOS 器件的非理 想效应，比如说短沟道效应，这无疑加大了模拟电路的设计难度。 但是现实中的应用并不会因为模拟电路的设计难度而降低要求，从目前的发展 趋势来看，ADC 主要朝着以下方向发展： 1、性能不断提升 伴随着数字电路的高速发展，其对模拟电路提出了更高的要求，特别是在航空 航天、雷达通信以及军事领域，对速度和精度的要求都非常严格，高性能 ADC 市场合肥工业大学?本科毕业设计论文3 / 43流水线 ADC 的后台数字自校准技术研究与设计需求越来越大。 2、功耗不断降低 个人通信和手持电子产品的市场需求量与日俱增，对于手持设备，功耗是个很 关键的因素，因此低功耗 ADC 也是 ADC 发展的必然趋势。 3、混合信号处理方向发展 IC 技术的迅猛发展，带动了 CMOS 超大规模集成电路技术水平的快速提升，把数 字信号处理器及其他标准数字器件与 ADC 集成于同一芯片上，从而构成一个混合信 号处理系统是集成电路产业未来发展的必然趋势，因为这样做可以提高集成度，减 小芯片面积，降低芯片制造和封装成本，同时节省和减少外围电路，提升系统的可 靠性，因此，近年来对混合集成电路的需求越来越强烈。 对于高速、 高精度、 低功耗应用领域， 通过对各种不同的 ADC 结构的对比发现， 流水线 ADC 兼具较高精度和较低功耗的优点， 成为高要求设计领域经常采用的结构， 也是研究最多的结构之一。 对于流水线 ADC， 鉴于其设计难点和市场需求之间的矛盾， 业界和学术界都在寻求各种途径来解决。大量的研究和实践证明，性能的改善一般 可以采用以下几种途径来实现[1]： 1、 通过改进器件特性， 这依赖于先进的工艺， 即现代不断发展的电子制造技术； 2、通过提高电路设计技术或 ADC 的结构，提高现有 ADC 的动态范围等指标； 3、通过校正和补偿现存的 ADC，可以改善现有的技术所能达到的性能。 实践表明，ADC 的校正技术在现有电路设计和制造水平下，对提高 ADC 的精度， 速度等性能上是行之有效的。ADC 电路结构复杂，元件精度要求高，使得设计和制作 的难度都非常大，重视和加速校正技术的研究和开发，在当前的形式下十分重要。 鉴于此，本文首先介绍了目前研究较多的几种 ADC 结构，并对他们的结构性能 进行了对比，然后对在高速高精度场合应用较多的流水线 ADC 进行了详细的介绍， 并对流水线 ADC 的几种主要的误差来源进行了深入分析，针对对流水线 ADC 精度影 响比较大的两种误差（比较器失调误差和运放有限增益误差）研究了两种数字后台 校准技术：冗余位校准技术和伪随机序列校准技术。最后通过 MATLAB 仿真软件对一 个 14 位 100M 采样率流水线结构 ADC 进行系统建模，从系统层面上加入上述两种数 字校正算法，并通过仿真结果验证算法的有效性。合肥工业大学?本科毕业设计论文4 / 43流水线 ADC 的后台数字自校准技术研究与设计2模数转换器概述2.1 不同结构 ADC 简介经过长期的发展历程，针对不同的应用场合和实际要求，产生了许许多多结构 各异、功能侧重点不同的模数转换器。目前流行的 ADC 的主要结构包括如下几种： flash ADC、Sigma-Delta ADC、逐次逼近型 ADC、流水线 ADC 等等。下面将对这些 不同结构的 ADC 进行简要介绍[1]。 1）Flash ADC Flash ADC 即全并行结构 ADC，如图 2.1 所示。Vref N 比较器 N-1比较器Vin 2 比较器 1锁存+ 译码 电路D1~Dn比较器Vref图 2.1 FLASH ADC 结构图这种结构的 ADC 由一组接不同参考电压的比较器量化输入的模拟量，当输入一 个信号后，所有比较器能够同时将比较结果输出到输出端，即所需的二进制码。因 此 Flash ADC 能够在一个转换周期内就完成对一个输入模拟量的数字量化，是所有 结构 ADC 中速度最快的一种结构。它的突出特点就是转换速度快，结构简单，因此 在高速和超高速应用场合得到广泛使用。然而它的缺点也很明显，由于所有比较器合肥工业大学?本科毕业设计论文5 / 43流水线 ADC 的后台数字自校准技术研究与设计都接在同一个节点，输入寄生电容较大，给应用带来不利。另外，Flash ADC 所需要 的比较器数目随着量化位数的增加呈指数倍增加，即如果量化成 3 位，需要 2 3 - 1 = 7 个比较器，量化成 N 位的，就需要 2 N - 1 个比较器，这在高精度应用时将使模拟电路 的规模很庞大，在通常的应用中是不允许的，所以对于 Flash ADC，多用于速度要求 高、精度要求低的场合。 2）Sigma-Delta ADC ∑-Δ 转换器又称为过采样转换器， 它采用增量编码方式即根据前一量值与后一 量值的差值的大小来进行量化编码。∑-Δ 型 ADC 包括模拟∑-Δ 调制器和数字抽取 滤波器。∑-Δ 调制器主要完成信号抽样及增量编码，它给数字抽取滤波器提供增量 编码即∑-Δ 码；数字抽取滤波器完成对∑-Δ 码的抽取滤波，把增量编码转换成高 分辨率的线性脉冲编码调制的数字信号。因此抽取滤波器实际上相当于一个码型变 换器。其优点在于分辨率较高，高达 24 位；转换速率高；价格低；内部利用高倍频 过采样技术，实现了数字滤波，降低了对传感器信号进行滤波的要求。但其缺点也 很明显：高速∑-△型 ADC 的价格较高；在转换速率相同的条件下，比积分型和逐次 逼近型 ADC 的功耗高；由于∑－△调制的采样频率通常为转换速率的 64~256 倍，这 一过高的采样频率要求使其应用受到限制，∑－△调制就是因此又被称为过采样∑ －△调制（Over-Sampled∑－△ Modulator） ，其实是一种以速度换取精度的方法。Vin+?-òDout digital decimation filter1Bit ADC图 2.2 过采样 ADC 原理图3）逐次逼近型 ADC 逐次逼近型 ADC 是应用非常广泛的一种模数转换方法，其结构如下图所示，它 包括 1 个比较器、1 个数模转换器、1 个逐次逼近寄存器（SAR）和 1 个逻辑控制单 元。它是将采样输入信号与已知电压不断进行比较，1 个时钟周期完成 1 位转换，N 位转换需要 N 个时钟周期转换完成，输出二进制数。这一类型 ADC 的分辨率和采样合肥工业大学?本科毕业设计论文6 / 43流水线 ADC 的后台数字自校准技术研究与设计速率是相互矛盾的，分辨率低时采样速率较高，要提高分辨率，采样速率就会受到 限制。其优点在于分辨率低于 12 位时，价格较低，采样速率可达 1MSPS；与其它 ADC 相比，功耗相当低。缺点是在高于 14 位分辨率情况下，价格较高；传感器产生的信 号在进行模数转换之前需要进行调理，包括增益级和滤波，这样会明显增加成本。 而且 ADC 的转换速度在精度较高时受到限制。2N -1 C2N-2 C2N-3 CCC比较器Vin Vref GND 控制开关动向 数字电路，根据比较器输出控制开关动向和二进制输出D1~Dn图 2.3 逐次逼近型 ADC 原理图4）流水线结构 ADC 流水线结构 ADC，又称为子区式 ADC，它是一种高效和强大的模数转换器。它能 够提供高速、高分辨率的模数转换，并且具有令人满意的低功率消耗和很小的芯片 尺寸；经过合理的设计，还可以提供优异的动态特性。在高速高精度应用场合，流 水线结构已经是一种应用广泛、倍受青睐的结构。在业界和学术界的研究也很多， 本文所设计的数字校准电路也是已流水线结构 ADC 为载体，下面将详细介绍流水线 结构 ADC 的工作原理和过程。2.2 流水线 ADC 结构流水线结构 ADC 的工作原理如图 2.4 所示：合肥工业大学?本科毕业设计论文7 / 43流水线 ADC 的后台数字自校准技术研究与设计图 2.4 流水线结构 ADC 工作原理模拟电压从外界输入后，首先经过采保电路进入第一级 ADC 进行量化：由 ADSC 将模拟量转化为数字量，并传送到数字处理电路中等待处理，同时产生的数字量经 过 DASC 转换成与之相对应的模拟量，用输入电压减去 DASC 的输出得到本级的余差 电压，余差电压经过下一级的采保放大后重复第一级的量化流程。由此可知，在流 水线 ADC 中， 奇数级和偶数级的工作状态是不一样的， 当奇数级工作在采样阶段时， 偶数级工作在保持放大相，同理，当偶数级工作在保持放大相时，奇数级工作在采 样相，每一级处理完当前的信号，紧接着便开始处理下一个输入信号。对于一个确 定的输入信号，要完成对输入信号的量化，必须从第一级一直转化到最后一级才算 完成，因此最先完成高位二进制码的转换，最低位最后完成，这就需要在数字处理 电路中完成锁存延时的功能。由流水线 ADC 的工作流程可知，流水线结构有许多优 点：首先，当需要更高的分辨率时，在性能参数、系统指标允许的情况下只需在流 水线的末尾简单的添加更多单元即可，显然这样面积和功耗仅随分辨率的提高而线 性增加，而不会像 Flash ADC 那样呈现的指数增长；其次，流水线每一级结构使用 低精度的模数和数模转换器，降低对模拟单元电路的性能要求。当然，流水线结构 也存在一些限制，虽然流水线结构模数转换器能够达到比较高的速度，但是由于每 一级需要使用运算放大器和开关电容来提供精确的 2 N 倍增益，其建立时间和转换速 率问题会限制高分辨率和低功耗要求。合肥工业大学?本科毕业设计论文8 / 43流水线 ADC 的后台数字自校准技术研究与设计2.3 ADC 的性能指标衡量一个 ADC 的性能好坏的标准是性能指标， ADC 的性能指标包括静态指标和动 态指标[2]。静态指标主要包括积分非线性（INL） 、微分非线性（DNL） 、失调误差、增 益误差等； 动态指标主要包括信噪比 （SNR） 、 信噪失真比(SINDR)、 有效位数(ENOB)、 无杂散动态范围(SFDR)、 总谐波失真 （THD） 等。 下面将对这些指标进行必要的说明。 2.3.1 静态指标 积分非线性（Integrated Non-linearity） ：指实际转换曲线与理想转换曲线之 间的偏差，其定义为：INL= Vactual-Videal VLSB(2-1)微分非线性（Differential Non-linearity） ：指实际转换曲线中码字宽度与理 想转换曲线的码字宽度（1 LSB）的偏差，其定义为：DNL =V实际码宽 VLSB-1(2-2)失调误差（Offset） ：指 ADC 使输出码字从 0 到 1 LSB 转变时实际输入电压 与理想输入电压值的差值。 增益误差(Gain Error)：指输出满刻度码字时实际输入电压与理想输入电压的 差值。 2.3.2 动态指标 信噪比(SNR)：是信号的基波频率分量的 RMS 与噪声的 RMS 之比，其中噪声不 包含谐波频率分量。计算公式为：SNR = 20lgVsignal Vnoise(2-3)作为定义器件内部噪声的基本参数，理想 ADC 的 SNR 近似为 SNR ≈ 6.02 N+ 1.76。影响 SNR 的主要因素包括量化噪声、热噪声、1/ f 噪声和采样时钟抖动等。 信噪失真比(SINAD)：指信号基波频率分量的 RMS 与噪声和所有谐波频率分量 之和的 RMS 之比，表达式为：合肥工业大学?本科毕业设计论文9 / 43流水线 ADC 的后台数字自校准技术研究与设计SINAD = 20 lgVsignal Vnoise + V '(2-4)物理意义是输出信号所有传递函数非线性加上系统所有噪声（量化、抖动、杂 散）的累积效果。 有效位数(ENOB)：是 SNR 或 SINAD 的直观表示，将信号传输质量转换为等效 比特分辨率，表达式为：ENOB =SINAD - 1.76 6.02(2-5)总谐波失真(THD)：是特定频率范围内的总谐波分量 RMS 与基波频率分量 RMS 之 比，表达式为：THD = 20 lg2 2 2 VHD 2 + V HD 3 + ?? + V HDNVsignal(2-6)它包括由系统对称和非对称线性产生的总失真，表示信号谐波含量的作用和影 响。 无杂散动态范围(SFDR)：是指基于某一特定频率的基波频率分量的 RMS 与最大 谐波频率分量的 RMS 之比，表达式为：SFDR = 20 lg Vsignal V HD _ max(2-7)合肥工业大学?本科毕业设计论文10 / 43流水线 ADC 的后台数字自校准技术研究与设计3 流水线 ADC 误差来源分析流水线 ADC 的误差严重影响了 ADC 的性能。流水线 ADC 内部误差主要来源主要 包括两个方面：噪声和失配。噪声表现在不同的采样之间引入不同的误差，噪声误 差是不能被校正的。失配主要是由于要求完全匹配的器件之间由于工艺误差而实际 并不完全相等导致的误差，由失配引入的误差不随采样的变化而变化，失配误差可 以通过设计合适的校准方法消除。 下面将介绍流水线 ADC 内部的一些主要误差来源。3.1 电容失配误差以 1.5 位/级电容翻转型 MDAC 为例来说明电容误差对 ADC 的影响。电容翻转型 MDAC 的电路结构如下图所示，当 F1闭合， F2 打开时，电路工作在采样相，此时 Vin 通过 F1对 C f 和 Cs 充电，a 点的电荷量为：Q1 = Vin(C f + Cs )保持放大相 F1打开， F2 闭合，此时 Cs 两边的电荷量为：(3-1)Q2 = （D - 1 ）Vref Cs根据 a 点电荷守恒可得 C f 两边的电荷为：Q 3 = Q 1 - Q 2 = Vin ( C f + C s ) - ( D - 1)V ref C S(3-2)(3-3)Φ2 Vin Φ1 Φ1 （D-1）Vref Φ2 Cf CsaΦ1GVres图 3.1 理想电容翻转型 MDAC 结构示所以可得余差电压为：合肥工业大学?本科毕业设计论文11 / 43流水线 ADC 的后台数字自校准技术研究与设计Vres =[Vin - ( D - 1)Vref ]C S Q3 = Vin + Cf Cf(3-4)理想情况下， C f = Cs ，所以有：Vres = 2Vin - ( D - 1)Vref 。离理想值，从而导致后级 ADC 的量化产生误差[3]。(3-5)Cs ，这样余差电压就会偏 在实际情况下，由于工艺的限制， C f 不可能完全等于3.2 运放有限增益误差考虑到实际电路中不可避免的存在模拟开关电荷注入和运放的等效输入失调等 造成的非理想因素，电容翻转型 MDAC 结构重绘如下，其中 Vos 即为等效输图 3.2 存在失调和输入寄生电容的电容翻转型 MDAC 结构示意图入失调电压，Cp 为运放的输入寄生电容。当 F1有效时，MDAC 工作在采样相，此 时 a 点的电压为:Va = - A0 (Va - Vos )即有：(3-6)Va =Vos 1 1+ A0(3-7)从而 a 点的总电荷为：Vos Vos Qa = (Va - Vin )(C s + C f ) + Va C p = ( - Vin)(Cs + C f ) + CP 1 + 1 / A0 1 + 1 / A0(3-8)合肥工业大学?本科毕业设计论文12 / 43流水线 ADC 的后台数字自校准技术研究与设计当 F2 有效时，MDAC 工作在保持放大相，在这种情况下 a 点的总电荷为：' Qa = [(Vos -Vres V V ) - ( D - 1)Vref ]Cs + (Vos - res )C p + (Vos - res - Vres )C f A0 A0 A0(3-9)' 由 a 点的电荷守恒可知， Qa = Qa ，得：VresCs + C f + C p 1 Cs C + 1)Vin - s ( D - 1)Vref + Vos Cf Cf Cf 1 + A0 = Cs + C f + C p 1 +1 Cf A0 ((3-10)理想情况下， CS = C f 、Cp=0、Vos=0、 A0 ? ? ,上式与理想 MDAC 的余差表达式 相等。非理想情况下，级电路的实际增益为：Gactual = (Cs 1 + 1) 1 Cf +1 bA0(3-11)它是与电容比值、运放的有限直流增益有关的函数[3]。3.3 比较器失调误差比较器是 ADC 中一个基本的组成部分，它的基本功能是比较两个电压的大小关 系，当输入电压大于参考电压时比较器输出 1，当输入电压小于参考电压时比较器输 出为 0.比较器的非理想效应严重影响电路的性能，其中最主要的非理想特性就是失 调电压。 举个例子来说， 假如比较器理想的参考电压为 0.5， 但由于比较器存在失调， 可能实际的参考电压不是 0.5， 而是 0.48， 这样一来， 当上级的余差电压在 0.48~0.5 这个范围内的时候，输出二进制码字就会出错，本该是 0 的现在变成了 1。即当比较 器计算两个输入信号的减法时，它的失调电压也被考虑进去，当两个输入相等时， 比较器可能得出错误的结果。当比较器得出了错误的结果，其产生的二进制代码也 是错误的，在求余差时就会减掉错误的参考电压，从而得到错误的余差，错误的余 差经余差放大后，就可能超出下一级 A/D 转换器的范围，产生全 1 或全 O 的输出， 进而导致了下一级的转换错误。 比较器失调误差一般可以通过一定的方法加以校准，采用电容插补失调消除的 多级比较器结构可以减小比较器的失调。另外，我们还可以通过在全并行 AD 转换器合肥工业大学?本科毕业设计论文13 / 43流水线 ADC 的后台数字自校准技术研究与设计比较器阵列的两侧加入附加的比较器，产生冗余位数字输出，保证放大的余差在下 一级的转换范围内，来消除比较器失调带来的误差，这种方法称为冗余位数字校正 技术，在后面本文将详细讨论冗余位数字校正的原理。3.4 采保电路误差采样保持模块（S/H）是流水线的第一个模块，决定了转换器输入信号的带宽。 采样保持电路等效图如下图所示，设开关的等效电阻为 R，采样电容为 C（包括各 种寄生电容） 。图 3.3 S/H 电路原理图考虑到模拟电路中热噪声和各种非理想因素的影响，对于一个确定的输入 Vin, 采保的误差可以写成下式：Vres = Vin + DV(3-12)假设电路中存在一个 M 位和一个 N 位的子 ADC，用以模拟采保误差对流水线 ADC 不同级的影响，q1 为 M 位子 ADC 的量化输出码对应的十进制数， 对于 M 位子 ADC 有：Vin + DV = [q1 - (2 M -1 - 1)Vref ] + e1 2 M -1(3-13)上式中 e1即为残差电压，下一级 的输入电压是上一级的 残差电压乘以增益，有 ：Vres1 = e1 ? 2 M -1对于下一级 N 位的子 ADC，有：(3-14)由于采保误差 DV 的存在，使得 M 位子 ADC 的残差电压发生不希望的偏移。同理Vres1 + DVres1 = [q2 - (2 N -1 - 1)Vref ] + e2 2 N -1(3-15)又下一级的输入 Vres1 即为上一级的输出，故上式可写为：e1 ? 2 M -1 + DVres1 = [q2 - (2 N -1 - 1)Vref ] + e2 2 N -1(3-16)合肥工业大学?本科毕业设计论文14 / 43流水线 ADC 的后台数字自校准技术研究与设计即：e1 = [q2 - (2 N -1 - 1)e DVres1 Vref ] + M2-1 - M -1 N + M -2 2 2 2(3-17)故信号 Vin 通过一个 N+M-1 位的 2 级流水线转化器后的表达式为：Vin = [q2 + q1 2 N -1 - (2 N + M -2 - 2 N -1 )e Vref DVres1 ] + M2-1 - DV - M -1 N + M -2 2 2 2(3-18)由此可知，来自第一级采保的误差没有被衰减，对输出的影响最大，第二级的 误差与一个衰减因子 2 M -1 相除，故它对输出的影响被减小，因此采样保持误差随着 采样信号在流水线中被不断的量化处理而变得不重要。也可以说，在流水线结构中 采保误差主要由前几级决定。从以上 M 和 N 位的例子中可以得到一个流水线普遍 适用的结论：流水线中第 n 级的输入误差将被除以该级前面所有级的总增益。3.5 时钟抖动误差采样时钟是 ADC 变换电路的基本要素，对电路设计者来讲，ADC 时钟电路采用的 时钟方案、时钟类型、时钟电压等级、时钟抖动都是在实际电路设计时必须予以考 虑的问题。采样时钟的抖动是一个短期的、非积累性变量，表示数字信号的实际定 时位置与其理想位置的时间偏差。时钟抖动会使 ADC 的内部电路错误地触发采样时 间，结果造成模拟输入信号在幅度上的误采样，从而恶化 ADC 的信噪比。 图 3.4 所示是一种典型的 ADC 时钟电路，也是采用较多的一种时钟电路结构。 时钟信号启动采样保持器进行采样之前，采样保持电路的内部开关处于闭合状 态，电容电压跟踪模拟输入信号的变化，时钟信号的一个边沿到来时开关打开，电 容电压保持为该时刻的值。如下图所示，该时刻的电压值为垂直虚线所对应的值， 在Δt 的采样时间内， 产生了一个采样电压误差ΔV， 该瞬时误差就是时钟抖动 Jitter， 采样电压误差的大小取决于输入电压波形。如果没有其他噪声信号，根据下图可以 计算出抖动电压的大小和信噪比。合肥工业大学?本科毕业设计论文15 / 43流水线 ADC 的后台数字自校准技术研究与设计图 3.4 基本采保时钟电路结构图设输入信号是幅值为 Ain、 频率为 fin 的正弦波， 则采样电压的时钟抖动 Jitter 正比于输入电压在该时刻的斜率和采样时间。图 3.5 时钟抖动示意图一个周期的时钟抖动 Jitter 有效值的平方为：s2 =1 T dA sin( wt ) 2pA 2 2 ( ) J = 0.5(2pAf in ) 2 J 2 ? J ) 2 dt = 0.5( ò 0 T dt T(3-19)上式中 J 表示时钟抖动。如果不考虑量化噪声、热噪声、非线性误差等非理想 因素的影响，仅考虑时钟抖动影响下的信噪比为：SNR =0.5 A2 S = 10 lg = -20 lg(2pf in J ) N 0.5(2pAf in ) 2 J 2(3-20)由上式可知，时钟抖动引起的信噪比与输入信号的频率 fin 有关，随着输入信 号频率 fin 的增大，信噪比下降。另外，钟抖动引起的信噪比与输入信号幅度 Ain 无关， 但由上图可以看出随着输入信号幅度 Ain 的降低， 时钟抖动 Jitter 随之减少， 因而信噪比与时钟抖动 Jitter 密切相关。合肥工业大学?本科毕业设计论文16 / 43流水线 ADC 的后台数字自校准技术研究与设计3.6 小节本章从数学理论推导的角度分析了在流水线 ADC 电路中存在的一系列误差源， 从这些分析中不难看出，作为模拟电路设计，需要考虑的因素很多，设计难度也相 当大，仅仅靠模拟电路设计来提高 ADC 的性能越来越难，因此用数字电路辅助模拟 电路设计已成为一个提高模拟电路性能的必然途径。在本章分析的众多误差源中， 电容失配误差在一定程度上可以归结到比较器失调和运放增益误差里面去；采保误 差一般只在第一级的时候影响最大，后面的采保误差可以被前级增益衰减；时钟抖 动误差在 ADC 采样率比较低的时候对整个系统的精度影响不是很大，所以比较器失 调和运放增益误差成为影响流水线 ADC 性能的关键所在。接下来，本文将针对流水 线 ADC 的这两种误差，设计相关数字校准算法，用以校准比较器失调误差和运放增 益误差。合肥工业大学?本科毕业设计论文17 / 43流水线 ADC 的后台数字自校准技术研究与设计4 数字后台校准技术数字校准技术的基本思想是在数字域估计模拟单元以及所构建数模混合系统的 误差，利用数字辅助设计技术进行补偿，实现数模混合系统的高性能。数字校准技 术的两个主要步骤是误差测量和信号校准，按照执行步骤的不同，分为前台校准和 后台校准两类。前台校准先测量误差，再校准信号，前台校准算法的不足之处在于 不能连续测量误差并校准信号，必须中断 ADC 的正常工作，因此，前台校准技术不 能跟踪 ADC 随环境变化和器件老化带来的误差，应用受到限制[3]。尽管如此，易于 实现、校准速度快的特点使得前台数字校准技术的研究仍然在进行。后台校准并行 执行误差测量和信号校准， 这种方法的优势在于它可以不中断 ADC 的正常转换过程， 并且可以随时跟踪误差的变化，不断更新误差参数，但是后台数字校准的不足在于 参数估计需要一定的时间，提取误差参数没有前台快。通过设计合理的算法可以使 后台数字校准的误差提取时间落在可以容忍的范围内。下面首先介绍各种数字校准 技术的原理即优缺点，然后介绍两种数字后台校准算法：冗余位校准和伪随机序列 注入校准算法。4.1 数字校准技术概述通过前文的分析不难看出，流水线 ADC 的误差来源不仅在于器件本身，还跟电 路结构和微电子制作工艺密切相关。 误差源主要有采保误差、 时钟误差、 运放误差、 比较器失调误差和电容失配等，在这众多的误差源中，比较器失调和运放误差对流 水线 ADC 的性能影响最大。通过模拟电路的精心设计可以在一定程度上减小误差， 改善流水线 ADC 的性能，但是往往效果有限，而且设计难度和付出的代价较大。与 之相对，得益于工艺的进步，数字电路具有更好的稳定性、可靠性，并且具有面积 小，静态功耗低的特点，利用数字电路的优势，将数字电路与模拟电路结合，引入 数字校准技术，对于提高流水线 ADC 的各项性能指标前景可观。正因为如此，国际 多间著名大学和公司都已致力于数字校准技术的研究，诸多校准结构和校准算法被 提出并得到验证。下面先对目前研究较多的一些数字校准算法做简要介绍。合肥工业大学?本科毕业设计论文18 / 43流水线 ADC 的后台数字自校准技术研究与设计4.1.1 前台数字校准技术 前台数字校准技术是一项研究比较早的数字校准技术[4]， 前台数字校准技术的校 准分为两个阶段：误差测量和信号校准。其基本思想很简单，如下图所示，在 ADC 正常工作之前，先向 ADC 中注入一系列已知的信号，即输入信号端开关接已知的校 准信号端，由于输入的信号已知，所以其理论输出也是已知的，根据 ADC 转换的实 际输出和理论输出作对比便可以得出 ADC 转换过程中的误差参数。得到误差参数后 将其存储在设备中；当 ADC 正常工作时，输入端开关接实际输入信号端，然后用前 面得到的这个误差参数校准转换结果，从而得到正确的输出。图 4.1 前台数字校准原理图由前面所述前台数字校准方法的工作原理可知，前台校准算法必须中断设备的 正常转换过程，因此，前台数字校准技术不能跟踪 ADC 随环境变化和器件老化引入 的额外误差。 4.1.2 伪后台数字校准技术 鉴于前台数字校准技术的不足，人们又设计出了一种可以维持数字输出的校准 算法， 但这种算法依然要中断 ADC 的转换过程， 只是采用了某种手段可以不中断 ADC 的输出，称为伪后台数字校准算法。下面将对应用较多的跳过-填入算法和采样保持 放大电路（SHA）队列校准技术做简要介绍。 跳过-填入（skip-and-fill）算法是最早提出的伪后台数字校准算法，其 ADC 在 转换过程中，周期性跳过某个输入信号用于测量误差，取代其输入到 ADC 的信号是 特定的校准电压[5]。被跳过的输入信号用数字预测器估计，采用非线性内插算法将估 计的输入信号重新填入到转换过程中。利用前 N 个采样信号和后 N 个采样信号构 建数字预测器，实现非线性内插算法，估计被跳过时刻的未知采样信号。合肥工业大学?本科毕业设计论文19 / 43流水线 ADC 的后台数字自校准技术研究与设计采样保持放大电路（SHA）队列校准技术是另一种伪后台数字校准技术。算法采 用多个 SHA 级联实现模拟信号的连续存储。ADC 转换速率高于队列中 SHA 的采样 速率，即 fc&fs，队列中存储的模拟信号数量随时间减少。当队列为空时，ADC 空闲 一个转换周期用于 ADC 前台校准。当 ADC 校准周期等于其转换周期时，校准的最 高频率 fcal＝fc－fs。 由此可见，伪后台数字校准技术与前台数字校准技术的相似之处是仍然需要中 断 ADC 的正常工作，注入特定信号测量误差；不同之处在于为后台数字校准技术采 取了相应措施维持 ADC 输出数字信号。这一般需要增加更多的硬件结构来实现，比 如前面介绍的采样保持放大电路队列校准技术就需要设计更多的采保电路，这无疑 会增加电路的规模。 4.1.3 后台数字校准技术 由前面的介绍可知，无论是前台校准技术还是伪后台校准技术，他们的共同缺 点都是要终止 ADC 的正常转换过程，因此数字校准技术此后的研究目标和发展方向 更为明确：不妨碍 ADC 正常工作，能够补偿电路设计和工艺偏差引入的固定误差， 也能够连续测量和补偿环境变化和器件老化等不确定性因素带来的误差。这就促使 了后台数字校准技术的出现。根据 ADC 校准信号的不同，后台数字校准技术主要分 为两大类：一是注入确定的校准信号的后台校准技术，即码域均衡技术；二是注入 伪随机信号的后台校准技术。二者的相同之处是都建立了自适应反馈系统，不需要 完全了解 ADC 的传输特性，采用自适应迭代算法在后台测量误差并校准信号。 1）码域均衡数字后台校准技术[6][7] 如下图所示码域均衡数字后台校准技术的原理图， 该技术采用两个并行的 ADC， 其中一个是高速低精度的主 ADC，一个是低俗高精度的参考 ADC。主 ADC 的采样频 率为 fs，参考 ADC 的采样频率为 fs/M，远低于主 ADC 的采样频率。低速高精度参考 ADC 产生的量化输出是期望输出， 通过主 ADC 的输出与参考 ADC 的输出作对比， 获取误差参数，然后将这个误差参数反馈到主 ADC 的输出通路上，用以校准主 ADC 的输出，通过若干次迭代使得主 ADC 的输出与参考 ADC 的输出误差达到最小，此时 主 ADC 的输出即为准确的输出。其迭代过程可以采用 LMS 算法实现。合肥工业大学?本科毕业设计论文20 / 43流水线 ADC 的后台数字自校准技术研究与设计fs Vin主ADC误差参数实际输出参考ADC+误差估计fs/M图 4.2 码域均衡数字后台校准技术示意图2）伪随机序列注入后台数字校准技术 伪随机序列注入后台数字校准技术是一种基于相关检测的校准算法，利用伪随 机序列的自相关特性和与其他信号不相关的特性预测与估计误差参数。注入的伪随 机序列是一种已知的、满足算法要求的 PN 序列。其基本思想是将伪随机序列注入 到 ADC 中，调制信号，然后在数字域估计和校准数字输出。用伪随机序列注入校准 增益误差，其注入位置和校准方法灵活多样，可以针对不同的领域和要求进行相关 设计，因此具有较强的应用潜力和研究价值。 根据伪随机序列注入位置的不同，其对信号的调制效果是不同的，具体来说可 分为输入信号调制、MDAC 调制、ADSC 调制。如下图所示，下面将对这四种不同的 调制做具体介绍。图 4.3 伪随机序列注入位置示意图（1）输入信号调制 输入信号校准原理图如图 4.4 所示[3]：合肥工业大学?本科毕业设计论文21 / 43流水线 ADC 的后台数字自校准技术研究与设计图 4.4 输入信号调制的伪随机序列注入校准原理图1 位 DAC 将注入的 PN 信号转化成模拟信号，然后叠加到输入信号中去，经过流 水线 ADC 转化后再在输出端减去在输入信号中叠加的 PN 信号，得到 De，这里要说明 的是 De 中包含两部分，一部分包含 Vin 信息，一部分包含 PN 信号。然后将伪随机 序列产生器产生的 PN 信号与 De 做相关运算，利用 PN 序列的自相关和互相关特性便 可以得到误差参数。 由上面输入信号调制的校准原理不难发现，输入信号调制只能测量 ADC 的线性 误差， 不能测量 ADC 的非线性误差； 伪随机序列直接叠加到输入信号上降低了 ADC 的 输入范围。模拟域加法和数字域减法的不匹配也会带来误差，影响校准效果和 ADC 的性能。 （2）MDAC 调制 如下图所示[3]，MDAC 调制通过在 MDAC 电路上额外加一条开关电容支路将 PN 信 号叠加到输入信号通路上用于误差估计。图 4.5 MDAC 调制原理图 合肥工业大学?本科毕业设计论文22 / 43流水线 ADC 的后台数字自校准技术研究与设计由图可知：3 ? 4 C sj D j ? ? C si ? Cinject j = 1 ? Vin Vref PN ? Vref Vres = ? i =1 Cf Cf Cf ? ? è? ÷ ÷?G ÷ ÷ ÷ ?利用 PN 序列的自相关和互相关特性，对残差电压 Vres 做相关运算，得到：3 ? 4 ? C sj D j ? ? C si ÷ ? Cinject j =1 ? i =1 Vin ? PN Vref ? PN PN ? Vref ? PN ÷ Vres ? PN = ? ÷?G Cf Cf Cf ? ÷ ? ÷ è ?由 PN 的自相关和互相关特性可知， 经过相关运算后前两项趋于零， 误差系数为：D = -GCinject CfVref式中，Δ包含级间增益误差、电容失配等，校准的数字输出需要减去 PN 序列调 制项。由前面的校准原理介绍可知 MDAC 调制的电路存在两个缺点： 一是伪随机序列加在子数模转换器 （DASC） 上， 要保证 Vres 不超出后级 ADC 的 输入范围，就要限制输入信号幅度，这就降低了输入信号的范围； 二是级间增益估计值的精度依赖于 PN 幅度的精度， 在模拟域很难实现精确的小 幅度伪随机序列（如 1/4 或 1/8 倍 PN） 。 （3）ADSC 调制的伪随机序列注入校准算法[8] ADSC 调制是将伪随机序列注入到子 ADC 的输入端，叠加的伪随机序列可以等效 为比较器的失调误差，通过后面的介绍可知，比较器失调误差可以通过冗余校正算 法完全校正，这样不仅对输入信号的幅度没有影响，而且对输入的伪随机序列的精 度要求大大降低。同时 ADSC 注入的伪随机序列校正算法不需要改变流水线 ADC 的关 键电路 MDAC 部分，大大减小了模拟电路的设计难度。正因为 ADSC 调制的校正方法 有诸多优点，本文在后续章节将对 ADSC 调制进一步介绍，并通过 MATLAB 对 ADSC 调 制的校正方法进行系统建模，通过仿真结果证明其有效性。 下面首先介绍在流水线 ADC 中应用最多的冗余位校准算法及其 matlab 建模，再 介绍 ADSC 调制的伪随机序列校准算法及建模 。本文 建 立 的流水线结构 ADC 采 用 3.5+8*1.5+3 的整体架构构成 14 位流水线结构。合肥工业大学?本科毕业设计论文23 / 43流水线 ADC 的后台数字自校准技术研究与设计4.2 冗余位校准算法流水线 ADC 的冗余位校正技术通过降低每级的级精度，设定特殊的冗余位，再 利用后端的数字校正电路进行处理， 从而有效校正流水线 ADC 每级中的子 ADC 误差。 对于冗余位校正技术，误差校正范围就是所能够校正的子 ADC 的比较电平的最大失 调电压。下面以 2 位每级 ADC 为例说明冗余位校正工作原理及过程。 对于理想的 2 位 ADC，其传输函数曲线如图 4.6 所示：图 4.6 理想 2 位每级 ADC 传输函数曲线但是实际上，比较器的比较电平不可能完全是理想的，即存在失调，此时传输 函数曲线如图 4.7 所示：Vres 二进制码输出00 00 01 01 Vref Vref 10 10 11 11-Vref -Vref-0.5Vref -0.5Vref0 00.5Vref 0.5VrefVref VrefVin-Vref -Vref图 4.7 存在比较器失调的 2 位每级 ADC 传输函数曲线由图可知，由于比较器失调，理想的参考电压为-0.5Vref，但实际上这个参考 电压大于了理想的参考电压。这样在稍大于-0.5Vref 这个输入电压范围内，本该输 24 / 43合肥工业大学?本科毕业设计论文流水线 ADC 的后台数字自校准技术研究与设计出的二进制码为 01，现在变成了 00，这样就造成了本级的输出错误。不仅如此，图 中圆圈所示部分超过了下级的输入允许范围，这样同样会导致下级数字输出码错误。 为了解决这种问题， 可以通过冗余校正的方法， 将本级的输出减小到原来的一半， 从 而保证输出在比较器失调范围 ± 1/ 2LSB 内仍然在下一级的输入范围内。采用冗余校 正方法后的传输函数曲线如图 4.8 所示：图 4.8 将增益减小一半的 2 位每级 ADC 传输函数曲线改变级电路的传输特性， 将残差电压输出范围缩减到[－0.5Vref， ＋0.5Vref]， 即使存在一定范围的误差，仍然能够保证残差电压在[－Vref，＋Vref]之内，然后 与后级电路的 ADSC 输出做加法或减法来修正。这就是数字冗余位校正技术。上图所 示的校正算法需要做加法和减法校正。在每个流水线级的输出位上，数字校正算法 可能有加法、 减法以及不操作三种运算， 这就带来了对数字校正算法测试上的困难。 实际上减法运算等于加上一个负数，不操作等效于加零，因此可以考虑将传输函数 向 x 轴的正方向移动 0.5LSB，去掉正方向的一个比较电压，数字校正算法只需要做 加法校正，这降低了校正电路的复杂程度。此时的传输函数如图 4.9 所示。 由图可知，采用冗余位校正算法后，在理论参考电压附近 ± 1/ 2LSB 范围内变动 （箭头所示区域） ，输出余差电压仍然在下一级的输入电压要求的范围内。这样就可 以避免由于比较器失调电压造成的误码。值得注意的是，在参考值移位后，子并行 A/D 转换器顶层比较器的阈值电压增加至满量程 ± 1/ 2LSB 的位置，这个范围正好在 校正算法可以校正误差的范围，所以可以将其移除，它的移除并不会使余差放大后 的结果超出下一级的转换范围。尽管它的移除意味着失去了二进制编码中的最大值，合肥工业大学?本科毕业设计论文25 / 43流水线 ADC 的后台数字自校准技术研究与设计当输入在这个范围之内时，通过校正算法的移位相加仍可以得到正确的二进制转换 结果。Vres Vres Vref Vref 0.5Vref 0.5Vref 00 00 01 0110 10-Vref -Vref0 0Vref Vin Vref-0.5Vref 0.25Vref -0.25Vref -0.5Vref 0.25Vref -0.25Vref-Vref -Vref图 4.9 采用冗余位算法的 2 位每级 ADC 传输函数曲线余差计算公式为：Vres = G * [Vin - ( Dout - (2 N -1 - 1))Vref ] 2 N -1(4-1)其中 G 为级间增益，Dout 为输出二进制数对应的十进制数，N 为该级的转换位 数。 由前面的叙述可知，采用冗余校正算法的流水线 ADC 的 ADSC 比较电平发生了偏 移，数字输出结果必须经过错位相加后方可正确输出。在以上分析结果的基础上， 利用 matlab 中 simulink 建模[9]，其结果如下：图 4.101.5 位每级比较器量化模型图 4.11 2-2 编码器模型以上两部分组合到一起即构成了 1.5 位每级子 ADC 的 ADSC 模块。根据流水线结 构 ADC 的工作原理可知，转换输出的二进制码还要经过子 DAC 转化成与之对应的模 26 / 43合肥工业大学?本科毕业设计论文流水线 ADC 的后台数字自校准技术研究与设计拟量，以便与输入信号做差得到余差电压。其子 DAC 模型如图 4.12 所示：图 4.12 1.5 位每级子 DAC 模型流水线 ADC 首级采用 4 位每级的结构， 根据以上介绍的 1.5 位每级的分析过程， 同理可得 4 位每级子 ADC 加入冗余校正算法后的传输函数曲线为：图 4.134 位每级子 ADC 采用冗余位校正算法后的传输函数曲同样，对于每一级流水线 ADC 来说，都要包含 ADSC 和 DASC,在 matlab 中建模过 程也跟 1.5 位每级结构的类似，在此不再赘述。Vres 000 001 000 001 010 011 100 101 110 111 010 011 100 101 110 111 Vref VrefVin-Vref -Vref Vref Vref-0.5Vref-Vref -Vref0.5Vref图 4.14 最后一级 3 位子 ADC 的传输函数曲线这里，值得注意的是对于流水线 ADC 的最后一级子 ADC，由于后面不需要再继续合肥工业大学?本科毕业设计论文27 / 43流水线 ADC 的后台数字自校准技术研究与设计量化，所以最后一级子 ADC 是不需要采用冗余位校正结构，只需要用基本的快闪三 位每级 ADC 结构即可，其传输函数曲线如图 4.14 所示。 由于流水线 ADC 的工作原理，使得每个输入模拟量要经过若干个时钟周期后才 能输出结果，并且对于一个确定的模拟输入，其高位最先得出，低位最后得到。因 此为了保证输出的正确性，高位输出必须等待低位转换完成才能一起输出，这就要 用到延时模块。从高位到低位其延时时间依次递减，最后一级无需延时，可以直接 输出。 倒数第二级延时一个时钟， 倒数第三级延时两个时钟， 依次类推， 通过 simulink 建立延时模型电路，如图 4.15 所示。图 4.15 延时模块 simulink 模型电路采用冗余位校准算法，输出二进制码需经过错位相加才能得到正确的结果， 这就需要 1 位的全加器实现错位相加。 1 位全加器的数字逻辑设计过程大致可以通过 以下几个步骤完成。 1、根据 1 位全加器的功能写出其真值表； 2、由真值表写出逻辑函数表达式，并根据卡诺图进行逻辑函数表达式的化简； 3、根据化简后的逻辑函数表达式画出门级电路图。 具体操作过程很简单，在此不再赘述，直接给出 1 位二进制全加器的门级电路 图如图 4.16 所示。合肥工业大学?本科毕业设计论文28 / 43流水线 ADC 的后台数字自校准技术研究与设计图 4.161 位二进制全加器的门级电路图封装后将多个一位加法器级联可得多位的二进制加法器：图 4.17 由 1 位二进制全加器级联而成的多位二进制加法器4.3ADSC 调制的伪随机序列注入校准技术通过前文的分析可知为了校准电容失配、运放有限直流增益和带宽等非理想因素引入的级间增益误差，可以利用 ADSC 调制结构的 PN 注入校准技术，其思想是将 与输入信号 Vin 不相关的 PN 序列叠加到信号通路上，调制 Vin，在数字域估计实 际级间增益用以校准 ADC 数字输出。PN 序列是具有随机特性的确定的序列，其值为 -1 或 1，在有限长度或一个周期内－1 和 1 出现的概率接近相等。它的频率特性 为白噪声，利用其自相关特性和与其他信号互不相关的特性，ADC 数字输出信号与 PN 在数字域进行相关运算估计实际级间增益。合肥工业大学?本科毕业设计论文29 / 43流水线 ADC 的后台数字自校准技术研究与设计ADSC 调制的 PN 注入校准技术的原理图如下所示。由图可知，D1’为：D1' = Vin + gPN - DV(4-2)图 4.18ADSC 调制的 PN 注入法校准级间增益误差的原理图其中△V 为量化误差，对于 V1，有：V 1 = Vin - D1' = DV - gPN(4-3)后端 ADC 的输出 Dbe 为：Dbe = V 1 ? G1 - DV '同理，其中△V’为后级 ADC 的量化误差。对 Dout 有：(4-4)Dout = Dbe + D1'?G1'经 PN 削减后，有：d1 = D1'-gPN(4-5)(4-6)故 DR 为：DR = Dout - d1即：DR = Dbe + D1'?G1'- ( D1'-gPN )(4-7)(4-8)代入 Dbe、D1’的表达式，上式可化为：DR = ( DV - gPN )G1 - DV '+ (Vin + gPN - DV )G1'-Vin + DV(4-9)整理得：DR = gPN (G1'-G1) + [ DV (G1 - G1' ) - DV '+ DV + Vin (G1'-1)](4-10)在估计校准模块里，利用 PN 的自相关和互相关特性，对 DR 与伪随机序列 PN 做 30 / 43合肥工业大学?本科毕业设计论文流水线 ADC 的后台数字自校准技术研究与设计相关运算，得到被校准级电路的级间增益误差估计值为：D = PN ? DR(4-11)根据伪随机序列的零平均特性和互不相关特性，上式中不包含 PN 信息的项会逐 渐趋于零，相关结果与（G1’-G1）成正比。用 LMS 迭代法实现上述相关计算有[10]：G1[ n + 1] = G1[ n ] - mPN [n ] ? DR[ n](4-12)式中 u 是一个跟收敛速度和估计精度相关的一个常量，称作迭代步长。u 太小， 收敛速度会大大降低， u 太大， 迭代过程引起的输出信号波动会降低 G1 的估计精度。 为了在不降低收敛速度的前提下，抑制滤波器在迭代过程中引起的波动，提高 增益的估计精度，可以采用带宽为 K 的指数平均器来代替简单的乘法运算PN [ n ] ? DR[ n ] [11][12],改进后的迭代过程如下式： G1[ n + 1] = G1[ n ] - mA[ n + 1](4-13)其中 A[n+1]为：A[n + 1] = A[ n] + K ( PN [n ] ? DR[ n] - A[n ])(4-14)由此，估计与校准模块的原理如图 4.19 所示。 当 G1 与理想值之间没有误差时， V1=Dbe/G1， 但是当 G1 不是理想值时， 假设有：G1' = G1 - ΔG此时 V 1 ? Dbe / G1，而是 ：(4-15)V 1 = Dbe / G1'又因为 Vin = D1'+V 1；要使 OUT = Vin , 则：(4-16)OUT = D1'+V 1 = D1'+ Dbe / G1'其中 G1’由前述方法估计得到。(4-17)图 4.19 级间增益估计校准原理图由前面的分析，ADSC 注入的伪随机序列注入校正技术需要在被校准级注入伪随 机序列，又根据流水线 ADC 的误差分析可知，对于流水线 ADC 来说，其增益误差对合肥工业大学?本科毕业设计论文31 / 43流水线 ADC 的后台数字自校准技术研究与设计输出影响最大的是第一级，后面各级增益误差对输出的影响都要受到前级增益之积 的衰减，因此，本文建模主要考虑对第一级子 ADC 进行级间增益误差校准。当然， 后面各级都可以采用与第一级同样的方法进行校准。 对于第一级 3.5 位的子 ADC,采用 ADSC 注入的伪随机序列校正技术的 simulink 模型图如 4.20 所示。图 4.20 第一级子 ADC 采用 ADSC 注入伪随机序列校准算法的模型图根据（4-17） ，其输出为第一级量化输出加后面各级的量化输出除以级间增益， 此增益为待估计的增益值，在 matlab 中建立模型如图 4.21 所示。 由图 4.18 所示原理图，可得估计校准模块的 simulink 模型如图 4.22 所示。 由前文的推导，增益估计模块采用的是加入带宽为 K 的指数平均器来代替简单 的乘法，即式（4-13） 、 （4-14） ，故增益估计模块的 simulink 模型如图 4.23 所示。图 4.21 数字校准电路模型合肥工业大学?本科毕业设计论文32 / 43流水线 ADC 的后台数字自校准技术研究与设计图 4.22 估计校准模块 simulink 模型图 4.23 增益估计模块 simulink 模型图 4.23 中 Gain 和 Gain1 的值即为 K 和 u 的值，通过调节 K 和 u 的值可以调节 LMS 算法的收敛速度和精度。通过前面的介绍，流水线 ADC 的相邻级的工作状态是不同的，通过两相不交叠 时钟来控制流水线 ADC 的工作流程，在 simulink 建模中，由于本文主要考虑的是运 放增益误差和比较器失调带来的误差及数字后台校准方法，所以对于采保的误差并 不做过多的考虑，故在建模的过程中为了简便起见，采用理想的采保，通过两相不 交叠时钟控制流水线 ADC 的正常工作。由此得到最终 14 位流水线 ADC 的系统模型如 图 4.24 所示：图 4.2414 位流水线 ADC 的 simulink 模型合肥工业大学?本科毕业设计论文33 / 43流水线 ADC 的后台数字自校准技术研究与设计5仿真结果分析通过前几章的介绍，已经对冗余位校正技术和伪随机序列注入校准技术这两个 数字后台校准技术有了比较全面的理解，下面将通过 matlab 仿真，首先给出不存在 任何误差的理想 14 位流水线 ADC 的仿真结果，然后单独加入比较器失调误差观察冗 余校准技术对比较器失调的校准作用，再单独加入运放增益误差，观察伪随机序列 注入校准算法对运放增益误差的校准作用，最后，同时加入两种误差，观察两种误 差同时存在时，两种数字后台校准算法对他们的校准效果。仿真过程中，输入的时 钟信号频率设为 100MHz，输入的正弦信号的频率为 9.8999 MHz。5.1 理想 ADC 仿真结果理想流水线结构 ADC 的结构图如图 2.4 所示，对于理想的 14 位流水线 ADC，其 仿真结果如图 5.1 所示：SINAD=86.167dB SNR=86.1929dB THD=-108.418dB SFDR=110.272dB ENOB=14.0197图 5.1 理想的 14 位流水线 ADC 的动态特性仿真结果合肥工业大学?本科毕业设计论文34 / 43流水线 ADC 的后台数字自校准技术研究与设计5.2 加入比较器失调的仿真先不考虑增益误差， 给理想的 14 位流水线 ADC 的比较器加入失调电压， 如图 5.2 所示：图 5.2 14 位流水线 ADC 加入比较器失调电压后的模型同理给采用冗余校正算法的 14 位流水线 ADC 比较器加入失调电压：图 5.3 采用冗余校正算法的流水线 ADC 引入比较器失调电压的模型对于理想的流水线 ADC,加入比较器失调电压后的仿真结果如图 5.4 所示SINAD=54.6807dB SNR=54.6962dB THD=-79.1401dB SFDR=77.8872dB ENOB=8.78993图 5.4 加入比较器失调后的流水线 ADC 的仿真结果合肥工业大学?本科毕业设计论文35 / 43流水线 ADC 的后台数字自校准技术研究与设计采用冗余校正算法的流水线 ADC 加入比较器失调误差后的仿真结果如图 5.5 示：SINAD=86.1607dB SNR=86.182dB THD=-109.275dB SFDR=110.337dB ENOB=14.0187图 5.5 采用冗余校正算法的仿真结果由以上仿真结果对比可知，采用冗余校正算法后，将有效位数由校准前的 8.79 提高到了 14 （此结果是在加入比较器的失调电压处在可校准范围内的情况下得到的） ， SFDR、SNR 等动态指标也都有明显提升，因此可以说冗余位校准技术对校准比较器失 调引起的误差作用明显。5.3 加入增益误差的仿真不考虑比较器失调， 给理想的 14 位流水线 ADC 的第一级加入增益误差， 如图 5.6 所示，其增益在理想情况下是 8。图 5.6 加入增益误差的流水线 ADC 的第一级电路模型同理，对于引入伪随机序列注入的流水线 ADC 加入同样的增益误差，如图 5.7 所示：合肥工业大学?本科毕业设计论文36 / 43流水线 ADC 的后台数字自校准技术研究与设计图 5.7 应用伪随机序列校正算法的 ADC 加入增益误差的模型增益误差加入后，通过 matlab 仿真，理想流水线 ADC 加入增益误差后的仿真结 果如图 5.8 所示。 引入伪随机序列注入校准算法的流水线 ADC， 在加入增益误差后的仿真结果如图 5.9 所示。其增益收敛曲线如图 5.10 所示。SINAD=57.8181dB SNR=58.6382dB THD=-65.4606dB SFDR=68.0737dB ENOB=9.31104图 5.8 引入增益误差后的流水线 ADC 仿真结果 SINAD=85.9174dB SNR=85.9359dB THD=-109.634dB SFDR=112.085dB ENOB=13.9782图 5.9 引入伪随机序列校准算法的流水线 ADC 的仿真结果由以上仿真结果对比可知，采用伪随机序列注入校正算法后，将有效位数由校合肥工业大学?本科毕业设计论文37 / 43流水线 ADC 的后台数字自校准技术研究与设计准前的 9.3 提高到了 13.9 （此结果是在增益收敛到实际值附近的情况下得到的） ， SFDR、 SNR 等动态指标也都有明显提升， 因此可以说伪随机序列注入校准技术对校准运放增 益引起的误差作用明显。图 5.10 增益收敛曲线由前面的介绍可知，增益收敛的速度和精度跟两个数有关，一个是指数平均器 的带宽系数 K，一个是 LMS 的迭代步长 u。仿真时给第一级加入的实际增益为 7.8， 根据图 5.10 所示的增益收敛曲线可以看出，运用 ADSC 调制的伪随机序列注入校准 算法可以有效的将实际增益估计出来。 图 5.10 所示的收敛曲线， 其 K = 2 -15 , u = 2 -12 。 由图可知，大约经历了 3.2ms 可以收敛到实际的增益值，转化成采样周期数，大约 为 3.2 ? 10 5 次。如果想进一步加快收敛速度，可以在不敢变电路的情况下适当减小 u 的值，但付出的代价就是收敛后的精度有所减小，可视情况做合理设置。5.4 存在比较器失调误差和增益误差的仿真误差的加入方法同上。对于理想的流水线 ADC 在加入两种误差后的仿真结果如 图 5.11、5.12、5.13 所示。 对于引入数字后台校正算法的流水线 ADC 的仿真结果如图 5.16、 5.17、 5.18 示。 由仿真结果对比可知，采用数字后台校准算法后，将有效位数由校准前的 8.49 提高到了 13.9，SFDR、SNR 的值分别由校准前的 67.2dB 和 53.2dB 提高到了校准后 的 112dB 和 85.9dB，均有明显提升，因此可以说采用这两种数字后台校准技术后对 校准流水线 ADC 的比较器失调误差和增益误差效果明显。合肥工业大学?本科毕业设计论文38 / 43流水线 ADC 的后台数字自校准技术研究与设计SINAD=52.9056dB SNR=53.2233dB THD=-64.4209dB SFDR=67.2098dB ENOB=8.49509图 5.11 加入两种误差的流水线 ADC 的动态特性仿真结果图 5.12 加入两种误差的流水线 ADC 的 DNL 特性仿真结果图 5.13 加入两种误差的流水线 ADC 的 INL 特性仿真结果合肥工业大学?本科毕业设计论文39 / 43流水线 ADC 的后台数字自校准技术研究与设计SINAD=85.9174dB SNR=85.9359dB THD=-109.634dB SFDR=112.085dB ENOB=13.9782图 5.14 引入数字后台校准算法的流水线 ADC 的仿真结果图 5.15 引入数字后台校准算法的流水线 ADC 的 DNL 仿真结果图 5.16 引入数字后台校准算法的流水线 ADC 的 INL 仿真结果合肥工业大学?本科毕业设计论文40 / 43流水线 ADC 的后台数字自校准技术研究与设计结论本文首先介绍了目前研究较多的几种模数转化器的不同架构，并对各种架构的 模数转换器做了各方面的对比。然后选择了在高速高精度领域研究应用都很广泛的 流水线 ADC 进行了深入分析。 通过前文分析可知流水线 ADC 是 ADC 设计中高速和高精度的良好结合，同时在 功耗和面积方面又有极大的优势。但是随着 ADC 高速、高精度、低压、低功耗的发 展趋势，高性能的 流水线 ADC 设计越来越困难，特别是滞后的集成电路制造工艺已 成为高速高精度流水线 ADC 模拟电路设计的瓶颈。而不断发展的数字电路和数字信 号处理技术所表现出的强大的优越性，使得越来越多的模拟功能由数字部分完成， 模拟电路的各种噪声误差通过数字技术纠正和减小，这将是 ADC 设计的一个发展方 向和研究热点。基于此，通过对流水线 ADC 的误差机制的深入分析，本文设计了两 种数字后台校准算法：冗余位校正算法和伪随机序列注入校正算法。从仿真结果可 知，本文设计的两种数字后台校正算法能很好的校正由于比较器失调和运放增益误 差导致的误差。其中冗余位校正算法只需在模拟电路修改比较器的比较电压即可实 现，并不会增加模拟电路设计的难度；伪随机序列注入校正算法采用 ADSC 注入，不 用改变流水线 ADC 的关键电路 MDAC，而且估计校准都是在数字电路实现，也不会 增加模拟电路的设计难度，只需稍微增加数字电路的复杂程度即可，对功耗并无多 大影响。因此都是具有实际应用价值的后台校准算法。 由于时间有限，论文中也存在一些可以进一步完善的地方，在后续研究中可以 对其进行深入探讨，主要体现在以下几个方面： 1） 、由于本文主要考虑的是比较器失调误差和运放增益误差，所以在系统建模 中没有考虑时钟抖动、采保电路等引入的误差。在后续研究中可以考虑加入这些因 素的影响，从而更接近实际的验证本文所述两种数字后台校正算法的效果。 2） 、采用伪随机序列注入校正算法时，有一个增益收敛时间和稳定性的折中考 虑；用 LMS 迭代法实现相关运算，其收敛速度问题在某些特殊应用场合可能会不满 足。因此在后续研究中可以设计变步长迭代算法，以进一步加快收敛速度。 3） 、采用 simulink 建模，很多模块用的都是理想的，这与实际肯定是有差别的， 也必然会导致仿真得到的校准效果高于实际效果，这两种数字后台校准算法在实际 电路中能校准到什么程度，可在后续研究中设计实际电路进行仿真验证。合肥工业大学?本科毕业设计论文41 / 43
设计周数 : 设计成绩 : 2014 年 7 月 4 日 1、课程设计目的 用所学的数字电子技术,设计一个可校准数字时钟电路,当接入 5V 电源时能实现分秒的显示 并且可以...为了实现数据相关的判别以及相应的数据转发功能,在 EX 级中增加 Forwarding Unit, 原理图如图 7: 图 7 数据相关转发机制 8 / 42 数字系统设计实验Ⅱ 流水线 ...ADC校正_能源/化工_工程科技_专业资料。ADC 校正 TMS320F2812 虽然有 12 位...的隔离技术,将 ADC 模块电源引脚和数字电源隔离; )采用适当的隔离技术, (4)...【关键词】流水线;模数转换器;比较器;并行结构;校准 1.概述 在目前的集成电路...但是在 采用了冗余量化和数字纠错技术的流水线 ADC 中,对于比较器阈值的要求...原理框图如图 2 据数字电压表的功能实现要求,选 AT...校准能力、功耗、使用环境要求、封装形式以及与软件相关...由于 ADC0809 设计时考虑到若干中模/数转换技术优点...太原科技大学:名字起个什么 EDA 课程设计 ―流水线技术高速数字相关器 2008 年 06 月 一、 设计任务要求 基本要求: 1,实验目的:设计一个在数字通信系统中常见...摘要:流水线技术是设计高速数字电路的一种最佳选择之一,对其实现原理作了较形象的阐述。针对加法 器在 DSP 中的重要作用,对流水线加法器中流水线技术的应用作了较...实验25 数字万用电表的设计、制作与校准---预习报告_工学_高等教育_教育专区。大学物理实验预习报告姓名 实验班号 实验二十五实验目的: 实验号 数字万用电表的...流水线模数转换器行为级建模与数字校准算法研究 时分交替 ADC 系统数字校准算法与 FPGA 实现 基于负折射率媒质的吸波材料设计与电磁特性研究 面向 ISO18000-6C ...ADC DAC 引言 随着电子产业数字化程度的不断发展,逐渐...等人设计了一个具有 4 个并行通道的流水线 A/D ...运用这种校正 技术来校正子 D/A 转换器的误差, ...
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