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贴数:3&分页:kxzy发信人: kxzy (kxzy), 信区: METech
标&&题: Re: 问个SAR ADC的问题
发信站: 水木社区 (Tue Jun 28 20:12:57 2016), 站内 && Sar做这个400M指标完全没有问题
【 在 lightgo 的大作中提到: 】
: 那 400M/S 100M BW，10 Bits ENOBs 怎么做呢？功耗&7mA
: 能不能谈谈SAR的速度和精度的limit？
: 我了解到的，有用SAR做5G手机终端的应用，1G-BW, 9-Bit-ENOB。
: ...................
-- && ※ 来源:·水木社区 ·[FROM: 180.99.27.*]
kxzy发信人: kxzy (kxzy), 信区: METech
标&&题: Re: 问个SAR ADC的问题
发信站: 水木社区 (Tue Jun 28 20:20:18 2016), 站内 && 这个指标应该随便搞搞就行了
【 在 castrader 的大作中提到: 】
: 10MSps信号带宽至少不能低于2-3M，否则还要这么高速作甚
: 12bit有效位当然不能低于10bit 否则我直接做10位了
: ...................
-- && ※ 来源:·水木社区 ·[FROM: 180.99.27.*]
kxzy发信人: kxzy (kxzy), 信区: METech
标&&题: Re: 问个SAR ADC的问题
发信站: 水木社区 (Fri Jul&&1 10:32:37 2016), 站内 && Ctsdm 200m enob12bit问题不大
【 在 chip 的大作中提到: 】
: CTSDM哪儿有200MHz带宽，ENOB可以到12bits的？paper都没看到过这么霸气的spec，产品里面看到的最高的是AD9361，带宽接近60MHz，12bits。这个指标的FoM不可能到50fJ--就算不考虑因为时钟jitter要求PLL增加的功耗
: 在一个实际的接收机里面评估不是这么简单的，有很多细节问题会影响最终的选择。只能说你说的这些spec我不认为在产品里随便可以做到，很多甚至根本做不到，比如BW 500MHz，ENOB 12bits
-- && ※ 来源:·水木社区 ·[FROM: 180.99.24.*]
文章数:3&分页:
抽奖到手软！将狂欢进行到底！关于SAR ADC的问题，恳请指教
UID77496&帖子171&精华1&积分18122&资产18122 信元&发贴收入4004 信元&推广收入0 信元&附件收入7028 信元&下载支出22073 信元&阅读权限70&在线时间998 小时&注册时间&最后登录&
关于SAR ADC的问题，恳请指教
本人对SAR ADC不甚了解，想请教各位关于SAR ADC两个问题：1. 同样的采样率，不同的输入信号频率，测量得到的信噪比区别大吗？因为看到不少论文给出的信噪比指标都是基于一种输入信号频率的，不太明白其它信号频率下信噪比会恶化多少？
2. 对于90M输入信号，采样率为200M 的SAR ADC，ENOB=10bit，则此SAR ADC的功耗能做到多小？最好介绍一下工作电压，电流及流片工艺？
十分感谢！
UID1006762&帖子146&精华0&积分2305&资产2305 信元&发贴收入795 信元&推广收入0 信元&附件收入0 信元&下载支出2929 信元&阅读权限50&在线时间1435 小时&注册时间&最后登录&
& & 论文里会有个SNDR和SFDR随频率的变化曲线，一般在接近奈奎斯特速率下会有所降低。
& &200M enob 10bit的纯SAR，还没看到过，不知道论文里有没有，超过100M的很多。论坛里有个帖子发的125M，12bit的产品项目，你可以搜索一下。
我见过的160M的量产产品是28nm，7mW。如果发论文的话，应该能小一些。
UID1456889&帖子99&精华0&积分686&资产686 信元&发贴收入505 信元&推广收入0 信元&附件收入158 信元&下载支出137 信元&阅读权限30&在线时间175 小时&注册时间&最后登录&
同样的采样率，在远小于采样频率的输入信号频率基本不变，在接近奈奎斯特速率下会有所降低；200MS/s的采样率，10bit，单通道的话，28nm，应该是可以做的。功耗1-2mW估计可以。
UID77496&帖子171&精华1&积分18122&资产18122 信元&发贴收入4004 信元&推广收入0 信元&附件收入7028 信元&下载支出22073 信元&阅读权限70&在线时间998 小时&注册时间&最后登录&
回复&&tulipyjx
& & 论文里会有个SNDR和SFDR随频率的变化曲线，一般在接近奈奎斯特速率下会有所降低。 ...
countersr 发表于
& & 谢谢！！
& & 我没有找到这个曲线，在接近奈奎斯特速率下， SNDR会下降大概多少，有2~10dB吗？我关心的是影响是否会很大，会不会使ADC的等效位数下降1位呢？
UID77496&帖子171&精华1&积分18122&资产18122 信元&发贴收入4004 信元&推广收入0 信元&附件收入7028 信元&下载支出22073 信元&阅读权限70&在线时间998 小时&注册时间&最后登录&
同样的采样率，在远小于采样频率的输入信号频率基本不变，在接近奈奎斯特速率下会有所降低；200MS/s的采样率 ...
小菜鸟ic 发表于
& &谢谢！！& &在接近奈奎斯特速率下，SNR会有很大变化吗？大概是什么量级的变化？
UID1456889&帖子99&精华0&积分686&资产686 信元&发贴收入505 信元&推广收入0 信元&附件收入158 信元&下载支出137 信元&阅读权限30&在线时间175 小时&注册时间&最后登录&
& &变化也不是很大，一般降1-2个bit吧
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<td class="t_msgfont" id="postmessage_~2bit那么多？
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1~2bit那么多？
countersr 发表于
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这个论文里都有呀，没有那么大
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& & 你做过啊？&&太牛了。
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Xilinx SDSoC 免费license申请活动系统分析中ADC的不可忽视的几个关键指标
文章摘自：LED社区/module/forum/thread--1.html
最适用于12位模数转换器(ADC)系统的应用为多路复用电路、手持式测量仪、数据记录器、车载系统和监控系统。在这些系统中，
一个12位ADC可产生4,096种可能数字输出，从而为大多数系统设计人员提供丰富的信息。在实现这种级别的数字输出分辨率时，我们可以使用一个12位
SAR或者24位ΔΣADC。在您比较SAR和ΔΣ转换器系统的性能时，本文可帮助您确定ADC的一些关键指标。确定正确ADC的第一步是，查看各个产品
说明书。一旦您着手此事，您会发现这些指标数据浩如烟海，特别是您才开始学习ADC的使用方法时。通过确定它们轻重缓急的顺序，可以缩小这份指标清单的范
围，让我们能够聚焦于一些关键特性和指标。记住，我们研究的是某个系统，而非某个单独的器件。
就某个特殊应用而言，有几个指标至关重要。但是，对于这些系统来说，您需要了解下列ADC特性：
1. 基本传输函数
2. 满量程输入范围
3. 位数(比特数)
4. 模拟和/或数字增益能力
6. 吞吐量计时
7. 输出噪声
ADC传输函数、满量程输入范围、位数
理论上讲，一个ADC的理想传输函数是以输入电压为X轴，数字输出代码为Y轴，呈直线变化。实际理想传输函数(图1)呈现统一的阶梯形。图1显示了一个3位ADC的理想传输函数。方程式1描述了该图的码宽(“n”位转换器)：
(理想码宽) = FS / (2n)&
&& & 方程式1
图1：单极理想ADC传输函数。
这种理想ADC将所有模拟输入与有限数字输出代码数相关联。图1中，数字输出代码为23，即8输出码。假设模拟输入数值范围连续，并且数字码离散，则这种转换过程会产生量化误差。
如果您增加离散码数(即增加ADC位数)，则相应码宽将变小。注意，如果希望获得的输出码数仍然为8，则模拟输入范围减小。
ADC增益能力
ADC电路内的模拟和/或数字增益有时明显，有时却不那么明显。例如，基本SAR-ADC便没有模拟增益能力。只要您查看数据表的首页和简化版ADC电路
图，就会很容易知道这一点。另一方面，一些SAR-ADC具有内部可编程增益放大器(PGA)电路。这种PGA功能提供一种器件内部模拟增益。尽管这是一
种方便的增益模块，但是有一点很重要，那就是要注意位数不随PGA增益变化而改变。唯一明显的变化是ADC的输入范围和码宽(LSB)电压。随着PGA增
益的增加，ADC的输入范围缩小。
如果转换器拥有12位以上，则或许可以通过转换器实现数字(或者过程)增益。如果您使用一个24位ΔΣ
ADC，则您会发现4,096个能产生12位码的输出码位置。一个24位ADC的输出码数为224即16,777,216码。
至于功耗，您可以利用SAR-ADC实现降耗功能。SAR-ADC在转换某个信号时会产生功耗。SAR-ADC通过输入模拟信号的“快照”产生一个数字输出码。当SAR-ADC不在转换时，器件进入睡眠模式。这种特性在电池供电型应用中很有用。
ΔΣ转换器的功耗模型不同于SAR-ADC。ΔΣ转换器获取众多输入信号采样，然后把这些采样组合成一个输出码表示。在输出有效期间，转换器继续采样，以为下一输出码做准备。ΔΣ转换器没有这种方便的SAR-ADC即降功耗功能。
吞吐量计时
尽管SAR-ADC和ΔΣ转换器都发射串行输出数据流(代表其转换)，但是在其转换期间这两种器件有明显的差异。SAR-ADC对输入信号进行采样，然后
把一个信号转换为串行数字输出。图2显示了一个SAR-ADC转换计时的过程。图中吞吐时间包括转换时间(tCONV)和静态时间(tq)。转换器在其输
出端(SDO)发射串行12位数据流。
图2：使用ADC7886的12位SAR-ADC转换器计时图
您可以把SAR-ADC看作一个单次传输模式转换器，其中输出数据代表一个单模拟采样。
图3描述了一种可能的ΔΣ转换器计时情况。该图中，转换器获取多个采样，然后在内部产生中间转换。
图3：使用ADC1258的12位ΔΣ转换器计时图
该图显示了使用五阶数字滤波器的ΔΣ转换器的中间内部转换。注意，“隐藏转换”为内部数字滤波器阶的人为现象。用户绝不可能看到这些隐藏转换。
与位数相比，
SAR-ADC和ΔΣ转换器产生的噪声大小明显不同。一般而言，12位SAR-ADC产生的噪声远低于转换器LSB的电压大小。例如，一个4.096V满
量程输入范围的12位SAR-ADC具有1mV的LSB。相反，一个4.096V满量程输入范围的24位ΔΣ转换器具有约244nV的LSB。
器件或者转换器噪声是一种随机事件，但它肯定存在一定的概率。图4描述了一个DC输入的一组ΔΣ转换器结果。我们需要注意三点。
图4：ΔΣ转换器的连续输出数据。
首先是“平均值”。数据“平均值”是您在计算数据标准偏差时需要的一个基准点。其次是伏特-RMS或者比特-RMS标记。这些标记相当于数据从负标准偏差
到正标准偏差的跨度。最后一点是，如果您要把转换器结果输出显示，则伏特p-p或者比特p-p决定了您显示低位的变化频率。
图5显示了图4所示输出数据如何变为直方图。RMS值等于该数据的标准偏差。在该图的两个标准偏差(即RMS线)之间，可捕捉到大量出现的噪声。ADC产生一个位于两条RMS线之间的输出值的概率等于约68%。
图5：ΔΣ转换器输出数据的直方图
通过观察我们直方图中的高斯分布，您可以看到您的RMS极限排除了许多数据。如果您查看两个标准偏差极限之间的转换器输出结果数，您就会知道其出现概率为
68%的原因。但如果您把两倍标准偏差乘以一个常量即“峰值因数”，则您可以把该出现概率扩展至曲线以下。峰值因数让您能够定义您的峰值到峰值极限，并确
定哪一个转换器位在12位系统中有用。
通过本文的讨论，我们排除了大量的ADC指标参数，这些指标参数在您对最终解决方案进行精雕细刻时很重要，但是本文的内容却可以帮助您快速证明您系统设计的方向是否正确。我们探讨的12位应用包括多路复用电路、手持式测量仪、数据记录器、车载系统和监控系统。
以上网友发言只代表其个人观点，不代表新浪网的观点或立场。请教SAR ADC 的问题,哪位大虾帮忙啊 - 维库电子市场网
请教SAR ADC 的问题,哪位大虾帮忙啊
作者：cwtang　栏目：
请教SAR ADC 的问题,哪位大虾帮忙啊我在做个10-BIT SAR ADC,5V的电源电压,也就是1LSB接近5mv,考虑到比较器失调电压可能大于5mv,所以必须对比较器的失调进行补偿,所以在比较器前做个前放,用电容input series的方法进行补偿,而在ADC输入端需要个 and hold,现在spec的要求是模拟信号的输入范围从0到电源电压VDD,而 and hold 又一定会用到运放,即使运放的输入能RAIL TO RAIL,可是输出总是不能完全RAIL TO RAIL吧,考虑到半个LSB才2.5mv,总不可能运放输出管Vds才2.5mv吧,那样管子需要多大啊,应该怎么解决这样的RAIL TO RAIL 的ADC呢?对于譬如８-bit的ＡＤＣ，半个ＬＳＢ就有１０mv,版图做的好一些，可能根本不需要失调补偿，只需一个开关和电容就可以作为input了，但是１０-bit的好象不行吧
作者： cwtang 于
20:45:00 发布：
自己顶一下大哥大姐帮帮忙呀,有什么建议的啊?
作者： asunmad 于
21:01:00 发布：
你的10位SAR是否采用开关电容结构？如果采用开关电容结构，它本身就有采样／保持的功能，不用运放了。
作者： favour 于
8:51:00 发布：
。。。。。。&&个人意见：&&S/H电路用有源开关电容做采样/保持，其中的加入放大器是为了有源补偿吧（类似于有源滤波器），但并不一定要求放大器为Rail-to -rail输出，真正起作用的是开关电容决定采样速度和保持时间，而不是放大器，但是放大器的spec.也很关键，那就是它的增益（根据线性建立的误差系数可以算出），带宽，单位增益带宽等等。&&&采样电容不易取得过大，也不易取得过小。过大，精度虽然有所提高，但对运放的要求就更严格一些，即是功耗可能会进一步增大。过小，虽然速度快，但精度会受损。&&&&&&大家再讨论吧！！！
作者： nkchenliy 于
15:01:00 发布：
应该采用电荷重分配结构我今年初刚完成一个10bit 5V rail-to-rail范围的SAR ADC流完片，一般来讲，应该采用电荷重分配的结构形式，看来你是个生手，多看看书，这种结构的ADC，不需要rail-to-rail的amp，好了，已经说得够多了，再多就该有麻烦了
作者： cwtang 于
16:45:00 发布：
非常感谢呵呵,是啊,以前没作过AD，谢谢拉,给了我一个方向,不知道电荷重分配看什么书比较合适啊，可能还是要找些论文吧？
作者： cwtang 于
16:54:00 发布：
有好书给我推荐一下吧我原本用的是Ｒ２Ｒ的ＤＡ结构，用高阻ＰＯＬＹ估计精度应该会够，现在看来还是得用开关电容的．电荷重分配结构应该也会考虑比较器失调补偿吧，看两天书再说．
作者： nkchenliy 于
19:09:00 发布：
推荐书看一下科学出版社,;混合信号电路设计，作者;R. Jacob Baker
作者： cwtang 于
10:36:00 发布：
Thanks楼上的,谢谢拉,我已经去买了这本书的 :)
作者： spjason 于
12:11:00 发布：
这篇文章可以参考Berkeley Boser's MS student.www-bsac.eecs.berkeley.edu/ ~boser/publications/scott03.pdf顺便问一下,你的数字部分的结构如何?
讨论内容：
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